JPH096278A - 表示制御方法、装置、その製造方法及び画像表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 歩留まりを悪化させず、コストを上昇させる
ことなく、表示方法を多機能化し、結線の欠陥が生じて
も画像表示に影響を与えない表示制御をする。 【構成】 複数ビットにより構成されるアドレス信号に
基づいて画素マトリクスについての走査ラインを順次選
択し、選択した走査ライン毎に画像情報に基づく画像表
示をするための表示制御装置であって、供給される同期
信号に基づいて、選択すべき走査ラインの位置に対応し
たコードであって、走査タイミング毎に１ビットずつ論
理状態が変化するコードを生成し、コードを走査タイミ
ング毎にアドレス信号として発生するアドレス信号発生
手段２と、アドレス信号をデコードし、デコードしたア
ドレス信号に対応する位置の走査ラインを選択するアド
レス信号デコード手段４と、を備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置（Liquid C
rystal Display）に係り、特に、画像の表示駆動回路を
簡略化するための改良に関する。

【０００２】携帯型のパーソナルコンピュータの普及に
伴って、液晶表示装置が多数製造されるようになってい
る。液晶表示装置の技術分野では、製造コストを下げ、
製造上の歩留まりを向上させるための改良が種々試みら
れている。

【０００３】画像表示を多機能にするためには駆動回路
を複雑に構成する必要がある一方、製造容易化の見地、
経済的見地から求められる回路の簡単化、低コスト化の
要求と相反することになる。

【０００４】このため、多機能な画像表示を実現しつ
つ、駆動回路を簡略に製造しうる液晶表示装置の開発が
待たれている。

【０００５】

【従来の技術】従来より、液晶表示装置の構成として
は、図１４に示すようなものが知られていた。

【０００６】走査ドライバ２１はシフトレジスタ２２を
備え、画素をマトリクス状に配置した画素領域２６につ
いて、画面の行方向（Ｙ方向）に走査ラインを順次走査
する。データドライバ２３は、シフトレジスタ２４及び
データレジスタ２５を備える。供給される表示データ
は、クロックＣＬＫに従って順次シフトされる。シフト
された表示データは、走査ドライバ２１により走査され
たラインに並ぶ個々の画素に対して供給される。

【０００７】液晶表示パネルの個々の画素に対して、適
切なタイミングで表示データに対応した電圧を印加する
必要がある。従来の液晶表示装置において、走査ライン
に対して行う走査タイミングは、同期信号に基づいて選
択すべき走査ラインを選択するシフトレジスタ２２又は
クロックＣＬＫにより画素毎の表示データを駆動するデ
ータレジスタ２５によって指示されていた。このような
方法は、例えば、特開昭５６−１３０８９６号公報に記
載されている。

【０００８】走査ラインを選択する他の技術について、
特開昭６４−４４４８８号公報には、走査ラインを選択
するための走査線データ記憶回路を使用する方法が記載
されている。また、特開昭５３−１２６８２２号公報に
は、アドレス信号線にバイナリコードを出力し、バイナ
リコードの示す走査ラインを駆動するという方法が記載
されている。

【０００９】ところで、プロジェクタ等の画像投写装置
では、装置を床に置いて使用するのか、天井から吊り下
げて使用するのか、また、スクリーンに対し画像を前面
から投写するのか、背面から投写するのか、といった用
途により、スクリーンに投写する方向が異なるため、液
晶表示パネルに表示する画像の上下方向・左右方向を投
写方式毎に反転する必要がある。

【００１０】従来、液晶表示装置を投写装置に用いる場
合にも、表示する方向に対応した回路配線を行った表示
装置を用いることで、投写方向の相違に対処していた。

【００１１】

【発明が解決しようとする課題】しかしながら、液晶表
示パネルの高画質化が進展し、配線数が飛躍的に増大し
ている現在、上記のように表示方式が異なる度に専用の
駆動回路を設けることは、回路をいたずらに複雑にし、
製造上の歩留まりの低下と、装置のコストの高騰を招く
という問題があった。

【００１２】歩留まりをよくするために、表示パネルの
両端に異なる投写方式に対応した表示ドライバを設ける
等の措置を講じても、複数の回路が重複して設けられる
ためにコストの低減に結びつかない。

【００１３】また、従来のシフトレジスタを使用する液
晶表示装置は、シフトする経路中に一箇所でも欠陥（断
線等）が生ずると、シフトレジスタの後段に表示データ
が転送されなくなるという危険性が存在する。このた
め、複数の表示回路を設けるとこの危険性が倍加し、万
一、表示データを転送する結線に切断が生じたときに、
画像表示に与える影響が大きい。

【００１４】すなわち、通常の表示機能の他に反転機能
等の機能を設けることと、歩留まりの向上や装置のコス
トの低減を求めることは、互いに矛盾した要求である場
合が多かった。

【００１５】そこで、本願発明は、上記問題点に鑑み、
歩留まりを悪化させず、かつ、コストを上昇させること
なく、表示方法を多機能化し、結線の欠陥が生じても画
像表示に影響を与えにくい画像の表示制御方法、その装
置及び画像表示装置を提供することにある。

【００１６】

【課題を解決するための手段】請求項１に記載の発明
は、複数ビットにより構成されるアドレス信号に基づい
て画素マトリクスについての走査ラインを順次選択し、
選択した走査ライン毎に画像情報に基づく画像表示をす
るための表示制御方法であって、画像情報に対応した同
期信号に基づいて、選択すべき走査ラインの位置に対応
したコードであって、走査タイミング毎に１ビットずつ
論理状態が変化するコードを生成し、コードを走査タイ
ミング毎にアドレス信号として供給し、アドレス信号を
デコードし、デコードしたアドレス信号に対応する位置
の走査ラインを選択して画像表示をする。

【００１７】請求項２に記載の発明は、請求項１に記載
の表示制御方法において、コードとして、折り返し２進
符号を用いる。請求項３に記載の発明は、複数ビットに
より構成されるアドレス信号に基づいて画素マトリクス
についての走査ラインを順次選択し、選択した走査ライ
ン毎に画像情報に基づく画像表示をするための表示制御
装置であって、供給される同期信号に基づいて、選択す
べき走査ラインの位置に対応したコードであって、走査
タイミング毎に１ビットずつ論理状態が変化するコード
を生成し、コードを走査タイミング毎にアドレス信号と
して発生するアドレス信号発生手段を備えて構成され
る。

【００１８】請求項４に記載の発明は、複数ビットによ
り構成されるアドレス信号に基づいて画素マトリクスに
ついての走査ラインを順次選択し、選択した走査ライン
毎に画像情報に基づく画像表示をするための表示制御装
置であって、選択すべき走査ラインの位置に対応したコ
ードであって、走査タイミング毎に１ビットずつ論理状
態が変化するコードをアドレス信号として入力し、アド
レス信号をデコードし、デコードしたアドレス信号に対
応する位置の走査ラインを選択するアドレス信号デコー
ド手段を備えて構成される。

【００１９】請求項５に記載の発明は、複数ビットによ
り構成されるアドレス信号に基づいて画素マトリクスに
ついての走査ラインを順次選択し、選択した走査ライン
毎に画像情報に基づく画像表示をするための表示制御装
置であって、供給される同期信号に基づいて、選択すべ
き走査ラインの位置に対応したコードであって、走査タ
イミング毎に１ビットずつ論理状態が変化するコードを
生成し、コードを走査タイミング毎にアドレス信号とし
て発生するアドレス信号発生手段と、アドレス信号をデ
コードし、デコードしたアドレス信号に対応する位置の
走査ラインを選択するアドレス信号デコード手段と、を
備えて構成される。

【００２０】請求項６に記載の発明は、請求項５に記載
の表示制御装置において、コードとして、折り返し２進
符号を用いる。請求項７に記載の発明は、請求項６に記
載の表示制御装置において、アドレス信号発生手段は、
走査ラインの走査順序を反転するための走査方向制御信
号が供給される場合、走査方向制御信号とコードの最上
位ビットとの排他的論理和を求めて、アドレス信号の最
上位ビットに割り当てて出力する。

【００２１】請求項８に記載の発明は、請求項６に記載
の表示制御装置において、アドレス信号発生手段は、画
像表示を禁止するための出力許可信号が供給された場
合、発生可能なコードのうち、走査ラインの選択に使用
されない所定のコードを、走査ラインのいずれの選択も
禁止すること禁止コードとして割り当てて出力し、アド
レス信号デコード手段は、禁止コードが供給されたと
き、走査ラインのいずれの選択も禁止する。

【００２２】請求項９に記載の発明は、請求項６乃至請
求項８に記載の表示制御装置において、アドレス信号発
生手段は、最初に生成されるコードから最初の走査ライ
ンを選択するコードまでの前半区間に順次生成されるコ
ードの数と、最後の走査ラインを選択するコードから最
後に生成されるコードまでの後半区間に順次生成される
コードの数と、が略等しい数になるように、発生可能な
コードのうち走査ラインの選択に使用しないコードを割
り当て、アドレス信号デコード手段は、この割り当てに
対応して走査ラインを選択する。

【００２３】請求項１０に請求項６に記載の表示制御装
置において、アドレス信号発生手段は、コードを構成す
る各ビットに対し、ビットと同一の論理である非反転論
理アドレスとビットを反転した論理である反転論理アド
レスとを各々生成して、アドレス信号を発生する。

【００２４】請求項１１に記載の発明は、請求項１０に
記載の表示制御装置において、アドレス信号発生手段
は、複数の走査ラインの同時走査を指示する複数ライン
走査制御信号が供給された場合に、アドレス信号のうち
所定のビットを同時に同一の論理で出力する。

【００２５】請求項１２に記載の発明は、請求項４乃至
請求項１１に記載の表示制御装置を備えて構成される。
請求項１３に記載の発明は、複数ビットにより構成され
る所定のコードを互いに略並行な複数の信号線を介して
入力し、デコードに必要なビットについての信号線から
ローカル配線を介してビット情報を各々入力するデコー
ド手段を複数備えた表示制御装置の製造方法であって、
複数の信号線のうちコードの上位ビットを転送する信号
線程、デコード手段の近傍に配置し、信号線の各々に対
し、いずれか一方の引き出し方向を定め、引き出し方向
の反対側に存在するために未配線となった信号線を除去
し、各デコード手段にローカル配線をするに際し、各信
号線の引き出し方向が各々異なることにより、ローカル
配線と信号線との間に交差個所が生じている場合に、デ
コード手段に接続するローカル配線の接続の順番を入れ
替えて配線する。

【００２６】

【作用】請求項１乃至請求項１２に記載の発明によれ
ば、アドレス信号は、走査タイミング毎に１ビットずつ
論理状態が変化するコードとされるため、これをデコー
ドすれることにより、アドレス信号に対応する位置の走
査ラインが選択される。

【００２７】ここで、アドレス信号は、一時に複数のビ
ットが変化しないため、配線長の相違等により生ずる信
号遅延の影響により、デコード出力にハザードが生ずる
ことがない。

【００２８】また、請求項２、請求項６乃至請求項１１
に記載の発明によれば、アドレス信号として使用するコ
ードに折り返し２進符号を用いたので、通常の走査方法
に加えて、コードを構成するビットのうち、いずれかの
ビットを操作することにより、コードの性質に基づい
て、発生するコードの内容が変化し、選択される走査ラ
インの順番が変更される。

【００２９】請求項７に記載の発明によれば、アドレス
信号の最上位ビットは、コードの最上位ビットがそのま
ま出力されず、走査方向制御信号との排他的論理和をと
ってから出力される。ここで、折り返し２進符号の特性
から、最上位ビットが反転すると生成されるコードの発
生順序が逆になるので、デコードされて選択される走査
ラインは、走査方向制御信号の論理が反転する度にその
走査順序をも反転する。

【００３０】請求項８に記載の発明によれば、使用され
ないコードが出力禁止コードに割り当てられ、専用の構
成によらずに、出力許可信号によって表示を禁止する。
請求項９に記載の発明によれば、未使用のコードが走査
ラインが選択されるコードの範囲の両側に均等に配置さ
れるので、正順、逆順の走査を繰り返した場合でも、両
走査方向とも、走査が開始されるまでのタイミングが等
しくなる。

【００３１】請求項１１に記載の発明によれば、折り返
し２進符号の性質により、所定のビットについて、同時
に同一の論理に固定すると、隣接するコードが等しくな
る場合が生ずる。したがって、このコードに対応する互
いに隣接する走査ラインが同時に選択されるので、複数
の走査ラインの同時走査が行われる。

【００３２】請求項１２に記載の発明によれば、請求項
３乃至請求項１１の特徴を有する表示制御が実際に行わ
れる。請求項１３に記載の発明によれば、並行な信号線
を、個々の走査ライン等毎に設けられるデコード手段に
入力するに際し、多数のデコーダ手段に連続して使用さ
れる可能性の高い上位ビットがデコーダ手段の近くに配
置される。このため、信号線とローカル配線の交差個所
が減少する。

【００３３】また、信号線の引き出し方向が信号線毎に
定まるので、引き出し方向と反対の方向に発生する未配
線の信号線を除去できる。このため、さらに不要な交差
個所が除去される。

【００３４】さらに、個々の信号線から個々のデコーダ
手段に必要とされるローカル配線をするにあたり、信号
線の引き出し方向が互いに反対の方向であることに起因
する交差が発生した場合、交差した両配線のデコード手
段への接続順序を入れ換えるので、交差個所が一段と減
少する。

【００３５】

【実施例】本発明の装置に係る好適な実施例を図面を参
照して説明する。（Ｉ）第１実施例 本第１実施例は、走査ラインの走査方向を反転させるた
めの構成に関する。

【００３６】図１に本第１実施例の液晶表示装置の全体
構成図を示す。図１に示すように、本実施例の液晶表示
装置１００は、コンピュータ等の映像出力装置１０か
ら、表示データＤが、ＲＧＢ信号又はコンポーネント信
号等のデジタルデータとして供給される。

【００３７】表示制御回路１１は、一般的に用いられる
ディスプレイコントローラであって、表示データＤと同
期信号Ｓ_y とに基づいて、画素領域における走査ライン
の画素単位の描画タイミングを指示するクロックＣＬＫ
と表示データＤとをデータドライバ１２に供給する。

【００３８】データドライバ１２は、表示データを一の
走査ラインに展開して、クロックＣＬＫに基づいて、画
素領域の画素毎に駆動する。画素領域１３は、例えば、
ＴＦＴ（Thin Film Transistor）等をマトリクス状に並
べた画素により構成される。各画素の水平方向のアドレ
スはデータドライバ１２により選択され、垂直方向のア
ドレス（走査ライン）は表示制御装置１により選択され
る。なお、画素領域１３は、ＴＦＴ等による通常の液晶
パネルであっても、プラズマ表示装置（plasma displa
y）等の他の方式の表示装置であってもよい。

【００３９】一方、表示制御回路１１は、同期信号Ｓ_y
から垂直同期信号を分離し、表示制御装置１に供給す
る。表示制御装置１は、本願発明の特徴となる構成部分
である。

【００４０】図２に示すように、アドレス信号発生回路
２は、表示制御回路１１から供給された垂直同期信号を
カウントし、選択すべき走査ラインの番号を認識する。
走査ラインの番号が認識できると、これからさらに中間
的なコードである入力アドレス信号Ａ_inを生成する。表
示方式（反転表示、２ライン同時走査等）を指示する制
御信号が表示制御回路１１から供給されているとき、入
力アドレス信号Ａinの内容を変更する。なお、入力アド
レス信号Ａ_inには、説明の便宜上、下位ビットより順に
Ａ０、Ａ１、Ａ２、…、Ａｍ（ｍは所定の自然数）と番
号を付するものとする。

【００４１】アドレス信号入力線３は、入力アドレス信
号Ａ_inからアドレス信号デコード回路４への結線を行う
ものである。本願発明では接続の方法にも特徴があるた
め、説明の便宜上、ブロック化して図示している。入力
アドレス信号Ａ_inから、各デコード回路（４−１、４−
２、…、４−Ｎ（Ｎは走査ラインの総数））によるデコ
ード処理に必要なアドレス信号を選択するための結線状
態を定めるブロックと考えればよい。

【００４２】アドレス信号デコード回路４は、図３に示
すように、複数のゲートにより構成される。アドレス信
号デコード回路４からは個々の走査ラインを選択する出
力アドレス信号Ａ_out が出力される（Ｑ１、Ｑ２、…、
ＱＮ）。

【００４３】変換回路５は、画素領域１４の各画素を駆
動するために、出力アドレス信号Ａ _out のレベル変換を
行う（Ｙ１、Ｙ２、…、ＹＮ）。なお、図１によれば、
一枚の素子基板Ｂの上に、アドレス信号入力線３、アド
レスデコード回路４、変換回路５、画素領域１３及びデ
ータドライバ１２が設けられている。この例の他に、ア
ドレス発生回路２、表示制御回路１１をも同一基板上に
集積して設けてもよい。素子基板上への集積を行えば、
配線数が少なくなり、コストの低減、製造が簡単になる
等のメリットがある。また、表示制御装置１及びその周
辺回路をシリコンチップに一体化して集積すれば、特殊
な表示制御が可能なドライバＩＣとして、市場に供給で
きる。

【００４４】図３に、本第１実施例で適用できる入力ア
ドレス信号Ａ_inから出力アドレス信号Ａ_out までの結線
例を示す。同図は、入力アドレス信号Ａ_inが９ビット
（Ａ０〜Ａ８）で入力された場合のデコード回路の構成
例を示している。

【００４５】本発明では、アドレス信号発生回路２は走
査ラインの番号に基づいて中間的なコードである入力ア
ドレス信号Ａ_inに変換する。このため、アドレス信号入
力線３とアドレス信号デコード回路４は、この中間的な
コードに変換された入力アドレス信号Ａ_inから、走査ラ
イン毎の選択信号である出力アドレス信号Ａ_out にデコ
ード処理する機能を備えればよい。各入力アドレス信号
Ａ０〜Ａｍの論理状態と一の走査ラインを選択する選択
信号Ｑｘの選択状態とを結びつける関係は、アドレス信
号発生回路２の発生するコード如何で変化し、例えば、
真理値表で表現できる。入力アドレス信号の論理状態と
選択信号の番号（走査ラインの番号）とを結び付ける真
理値表に従って、デコーダの設計を行えばよい。

【００４６】一方、真理値表に従ってデコード回路を設
定する際して、複数のアドレス信号を一段のゲートでデ
コードしようとすると、入力アドレス信号のビット数の
増加に伴い、ゲート一段当たりの入力数とゲートの必要
総数が多くなる。そこで、ゲートを多段構造にし、ＮＡ
ＮＤゲートとＮＯＲゲートを組み合わせて、実質的に多
入力のＡＮＤゲートに等価な回路を構成する。例えば、
図３のアドレス信号デコード回路４では、ゲートを２段
構成とし、アドレス信号の上位ビットについてのデコー
ド信号を共有化している。アドレス信号を３ビットずつ
まとめてデコードすることで、ゲート総数を削減してい
る。

【００４７】なお、図３の構成に拘らず、さらにゲート
の多段構成とし、ゲート数の削減を図ってもよい。次
に、本第１実施例の動作を説明する。

【００４８】本第１実施例では、アドレス信号発生回路
２は、出力すべき中間的なコードとして、アドレスコー
ドを折り返し２進符号（reflected binary code ）を採
用する。折り返し２進符号は、グレイコード（gray cod
e ）とも呼ばれ、２進数のうち、隣合う数の表示を必ず
１桁だけが異なるように組み立てた符号をいう。例え
ば、１０進数を５ビットの折り返し２進符号に変換した
例を示す。 図４に、上記折り返し２進符号に基づく本実施例のため
の真理値表を示す。

【００４９】同図では説明を簡単にするため、入力アド
レス信号Ａ_inのうち下位４ビット（Ａ０〜Ａ３）のみの
論理状態を示す。（Ａ）が走査ラインの順方向走査の
例、（Ｂ）が逆方向走査の例である。

【００５０】同図から判るように、アドレス信号発生回
路２から出力される入力アドレス信号Ａ_inは折り返し２
進符号なので、入力アドレス信号Ａ_inの論理状態は、走
査ラインを走査する度に、必ず１つのアドレス信号のみ
が変化している。

【００５１】ＤＩＲは反転信号を示す。本実施例では、
表示制御回路１１が供給する制御信号により、走査ライ
ンの走査方向を反転させる。入力アドレス信号Ａ_inの最
上位ビット（図４ではＡ３）は、エンコードされた２進
折り返し符号の最上位ビットと反転信号ＤＩＲとの排他
的論理和（exclusive-OR）である。このため、反転信号
ＤＩＲの論理状態により、入力アドレス信号Ａ_inの最上
位ビットＡ３の論理が反転する。

【００５２】同図（Ａ）と（Ｂ）とを比べると判るよう
に、２進折り返し符号では、最上位ビットを反転すると
符号の並び順序が逆順となる。符号が逆順になると、選
択される走査ラインの順番も逆順になる。つまり、反転
信号ＤＩＲの論理を制御することで、走査順序を任意に
反転させることができるのである。

【００５３】上記のように、本第１実施例によれば、折
り返し２進符号を用いたので、走査ドライバを複数設け
ることなく、制御信号１ビットのみで、走査ラインの走
査方向を反転させることができる。

【００５４】また、折り返し２進符号は同時に１つのビ
ットしか変化しないため、配線毎の遅延量の相違等によ
り生ずるハザードの発生が存在しない。（ＩＩ）第２実施例 本第２実施例は、走査ラインを複数同時に走査するため
の構成に関する。

【００５５】本第２実施例の構成は、第１実施例と同様
の構成を使用する。但し、入力アドレス信号Ａ_inとし
て、一のビットについて、正負の二つの論理（Ａｘ、／
Ａｘ）を有するアドレス信号を生成する。

【００５６】アドレス信号生成回路２では、再び折り返
し２進符号を用いる。走査ラインの番号に対し、第１実
施例と同様に折り返し２進符号にエンコードする。エン
コードされた符号の各ビットに対し、図５（Ｂ）に示す
ように、正と負の論理信号が生成される。

【００５７】アドレス信号入力線３とアドレス信号デコ
ード回路４は、正負の両論理状態をもって変化する入力
アドレス信号を、走査ラインの選択信号にデコードす
る。例えば、入力アドレス信号を２ビットとし、デコー
ド回路の段数を１段として構成した場合には、図５
（Ａ）に示すように結線される。同図（Ａ）の結線に対
し、同図（Ｂ）のような、正負両論理を有する折り返し
２進符号を供給すると、Ｑ１、Ｑ２、Ｑ３、Ｑ４の順番
で、走査ラインが選択される。

【００５８】さて、表示制御回路１１からは、２ライン
走査を指示するため、複数ライン走査制御信号ＰＬがア
ドレス信号発生回路２に供給される。複数ライン走査制
御信号ＰＬがＬレベルのとき、アドレス信号発生回路２
は、通常の折り返し２進符号を発生し、１本の走査ライ
ン毎の走査が行われる。複数ライン走査制御信号ＰＬが
Ｈレベルのとき、アドレス信号発生回路２は、入力アド
レス信号Ａ_inの最下位ビットの両論理信号（Ａ０、／Ａ
０）を同時にＨレベルにする。折り返し２進符号のう
ち、最下位ビットを常に同論理にすると、隣接する走査
ライン同士で同じ符号が出現するので、連続した２ライ
ンが同時に選択される。

【００５９】以上の如く、本第２実施例によれば、特殊
表示をする際にアドレス信号に出力する折り返し２進符
号の論理を操作するだけで、複数走査ラインの同時走査
が行える。例えば、インターレース表示を行うテレビジ
ョン信号を２ライン同時走査を行うことにより、疑似的
にノンインターレース表示にすることができる。表示の
チラツキを防止するのに効果がある。

【００６０】（ＩＩＩ）第３実施例 本第３実施例は、第２実施例で説明した複数走査ライン
の同時走査を、ＨＤＴＶ（High difinition TV）方式の
画像表示で行う場合の対応例を示す。

【００６１】本第３実施例の構成は、第２実施例と同様
の構成を使用する。但し、映像出力装置１０からはＨＤ
ＴＶ（例えば、ＭＵＳＥ方式による）のための映像信号
が供給されている。表示制御装置１１は、アドレス信号
発生回路２に対し、フレームの種類を指示するフレーム
識別信号ＯＤＤ及びビット操作制御信号ＯＰＲを出力す
る。フレーム判別信号ＯＤＤは、例えば、奇数フレーム
のときＨレベル、偶数フレームのときＬレベルに変化す
る。ビット操作制御信号ＯＰＲは、走査ラインの番号が
４ｋ−３又は４ｋ（ｋは自然数）のときＨレベル、４ｋ
−２、４ｋ−１のときＬレベルに変化する。アドレス信
号発生回路２は、上記制御信号に基づいて、入力アドレ
ス信号Ａ_inの論理状態を変化させる。

【００６２】ＨＤＴＶ方式では、奇数フレームか偶数フ
レームかによって、走査方法が異なる。このため、第２
実施例のように、単純に入力アドレス信号Ａinの最下位
ビットをともにＨレベルにするだけでは、奇数フレーム
であっても偶数フレームであっても、選択される走査ラ
インが（１、２）、（３、４）、…、という順序にな
り、複数の走査ラインを同時に走査しているように認識
されない。

【００６３】そこで、本実施例では、２つの制御信号
（フレーム識別信号ＯＤＤ及びビット操作制御信号ＯＰ
Ｒ）を利用する。図８に、ＨＤＴＶ方式で複数走査ライ
ンの同時走査を行うための真理値表を示す。同図に示す
ように、ＨＤＴＶ方式では、奇数フレームと偶数フレー
ムとで、走査ラインの位相を変える。具体的には、フレ
ーム識別信号ＯＤＤがＨレベルのとき、入力アドレス信
号Ａ_inの最下位ビットＡ０及び／Ａ０をともにＨレベル
にする。ビット操作制御信号ＯＰＲの論理状態は無視す
る。

【００６４】フレーム識別信号ＯＤＤがＬレベルであっ
て、ビット操作制御信号ＯＰＲがＨレベルのとき、Ａ２
及び／Ａ２をともにＨレベルに変化させる。フレーム識
別信号ＯＤＤがＬレベルであって、ビット操作制御信号
ＯＰＲがＬレベルのとき、Ａ１及び／Ａ１をともにＨレ
ベルに変化させる。

【００６５】以上の操作により、奇数フレームでは、走
査ライン（１、２）、（３、４）、（５、６）、…が順
次走査され、偶数フレームでは、走査ライン（２、
３）、（４、５）、（６、７）、…が順次走査される。（ＩＶ）第４実施例 本第４実施例は、入力アドレス信号に供給するコードの
中に、制御コードを設け、画像の表示・非表示を制御す
る出力許可制御を実現する構成に関する。

【００６６】本第４実施例の構成は、第１実施例と同様
であるが、入力アドレス信号Ａ_inとして出力される折り
返し２進符号のうち、特定コードを非表示指示コードに
割り当てる。

【００６７】液晶表示装置の画質を向上させるために、
断続的に全画面を非表示状態にする出力許可制御が必要
となる。従来、一時的に表示装置を非表示にするために
は、駆動回路の走査ラインの選択を無効にする回路等を
設けていた。本実施例では、特別な構成を設けることな
く、画像表示を禁止するコードを入力アドレス信号Ａ _in
に割り当てて、表示・非表示を制御する。

【００６８】図９に、本第４実施例の真理値表を示す。
非表示を指定するコードは、入力アドレス信号Ａ_inとし
て出力される折り返し２進符号のうち、走査ラインの選
択に使用されないコードを割り当てる。例えば、図９で
は、所定の論理状態（ＨＬＬＬ）を出力禁止（disable
）コードとして割り当てる。同図から判るように、出
力許可（enable）期間には入力アドレス信号Ａ_inの示す
符号に対応した走査ラインが選択されるが、出力禁止
（disable ）期間には、いずれの走査ラインも選択され
ないため、画面全体が非選択状態となる。

【００６９】上記の如く、本第４実施例によれば、出力
を禁止するための専用の回路を設ける等することなく、
出力許可機能を備えることができる。なお、ｎビットの
折り返し２進符号を用いてＮラインの走査を行う場合、
通常は、生成可能なコードの総数２ｎ ＞Ｎとなって、
未使用のコードを多数生ずる。未使用のコードを不均一
にまとめて割り当てると、アドレスカウンタのリセット
時から実際に走査が開始されるまでの待ち時間が、順方
向走査と逆方向走査とで異なることとなり、タイミング
調整を行う、アドレスカウンタにプリセット機能を設け
る等の必要が生ずる。

【００７０】これを避けるために、未使用コードを、走
査の冒頭部と、走査の終了部とに均等に割り当てる。つ
まり、最初のコードから実際に最初の走査ラインが選択
されるまでに存在する未使用コードの数と、最後の走査
ラインが選択されたのちに最後のコードまでに存在する
未使用コードの数と、を等しくなるように配分する。

【００７１】具体的には、デコーダ回路のデコード処理
をずらし、冒頭のコードから走査ラインが選択されない
ようにする。また、アドレス発生回路における垂直同期
信号によるリセットタイミングをずらし、最初の走査ラ
インを選択する時にはすでにいくつかのコードがエンコ
ードされるよう、時間的オフセットを持たせる。

【００７２】このように未使用コードを均等に割り付け
れば、走査順序を反転させる特殊表示であっても、タイ
ミング調整のための構成が不要となる。（Ｖ）第５実施例 本第５実施例は、上記第４実施例の出力許可制御を実現
する他の適用例である。

【００７３】図１０に示すように、本第５実施例では、
入力アドレス信号Ａ_inの他に、イネーブル制御ビットＡ
Ｅをアドレス信号発生手段２から出力する。アドレス信
号出コード回路４は、このイネーブル制御信号ＡＥが所
定の論理状態（例えばＬレベル）であると、全デコーダ
回路の出力が非選択状態となるよう、デコーダを構成す
る。このため、同図に示すように、イネーブル制御信号
ＡＥがＨレベルのとき何れかの走査ラインが選択され、
イネーブル制御信号ＡＥがＬレベルのとき全画面が非選
択状態となる。

【００７４】上記のように、本第５実施例によれば、出
力許可制御のために割り当てられる符号が存在しない場
合であっても、出力許可制御を行える構成を提供する。（ＶＩ）第６実施例 本第６実施例は、表示制御装置を製造するにあたり、ア
ドレス信号入力線の接続個所を少なくし、画像表示装置
全体の歩留まりを向上させる製造方法（結線方法）を示
す。

【００７５】アドレス信号をデコーダ回路に接続するに
あたり、通常の結線を行った例を図１１に示す。同図で
は、３ビットの入力に対して８本の走査ラインについて
デコード処理する部分を示してあり、この部分の交差個
所は６０個所にも及ぶ。しかし、薄い基板上で交差個所
が多数存在するのは、短絡や浮遊容量の増大を招き、画
像表示上の弊害が大きい。

【００７６】そこで、本実施例では、アドレス信号入力
線の交差個所を減らすため、図１３の処理手順にしたが
って、結線の最適化を行う。 ステップＳ１：上位ビット程、互いに隣接する多くのデ
コーダに入力する必要があるため、上位ビット程、アド
レス信号デコード回路の近くに位置するよう、順に配線
する（図１２（Ａ）Ｐ₁ 、図１３ステップＳ１参照）。

【００７７】ステップＳ２：同位のビットについてのア
ドレス信号は何れか一端から入力し、入力すべきデコー
ダ回路が存在しなくなった位置から、不要な配線を廃止
する（図１２（Ａ）Ｐ₂ 、図１３ステップＳ２参照）。
これにより、接続先の存在しない配線のために、無用な
交差個所が増えることを防止する。

【００７８】ステップＳ３：同一のデコーダ回路に対す
る入力では、各デコーダ回路へのアドレス信号線の入力
位置が、なるべく当該アドレス信号の入力方向に近くな
るよう接続位置を変更し、無用な交差個所をなくする
（図１２（Ｂ）Ｐ₃ 、図１３ステップＳ３参照）。

【００７９】例えば、図１１のアドレス信号の結線に対
し、ステップＳ１及びＳ２の処理を行うと、配線の交差
個所が２６個所になり、図１１の状態から交差個所が５
７％程度減少する。さらに、ステップＳ３の処理を行う
と、配線の交差個所が２３個所になり、６２％まで配線
の交差個所が減少する。

【００８０】上記のように、本第６実施例によれば、符
号入力のための配線を簡単にし、欠陥発生の危険性を少
なくすることができる表示制御装置の配線方法を提供で
きる。（ＶＩＩ）その他の変形例 本発明の上記実施例に限らず種々の変形が可能である。

【００８１】上記各実施例では、アドレス信号発生回路
の発生する中間的なコードとして、折り返し２進符号を
採用したが、他の符号を採用してもよい。例えば、同時
に複数のビットの論理状態が変化しないことを条件とす
る他の符号を用いても、上記各実施例の効果が得られ
る。また、配線の遅延の影響がなく、アドレス切換時に
ハザードを生ずる危険がない装置ならば、バイナリコー
ドを用いてもよい。

【００８２】また、本発明は、走査ラインの選択方法を
改良するものなので、表示装置自体の特性に限定され
ず、本発明の適用が可能である。すなわち、表示方式
は、投写型、直視型の別を問わず、表示デバイスとして
は、ＣＲＴでも、フラットパネルでもよい。フラットパ
ネルを採用するなら、表示方式は、発光型でも非発光型
でも、液晶でも、誘電体を使用したパネルでもよい。

【００８３】

【発明の効果】請求項１乃至請求項１２に記載の発明に
よれば、アドレス信号は、一時に複数のビットが変化し
ないため、配線長の相違等により生ずる信号遅延の影響
により、デコード出力にハザードが生ずることがない。
また、アドレス信号をコード化しているので、コードの
性質に基づいて、走査方法の変更が簡単に行える。さら
に、従来のようにシフトレジスタを用いた走査ラインの
選択では、配線のうち一箇所が断線等することにより、
後段の走査ラインが全く走査されなくなるが、本発明に
よれば、一箇所の配線の欠陥が与える影響がすくない。

【００８４】したがって、表示装置の歩留まりを悪化さ
せず、かつ、コストを上昇させることなく、表示方法を
多機能化し、結線の欠陥が生じても画像表示に影響を与
えない画像の表示制御が可能である。

【００８５】特に、請求項２、請求項６乃至請求項１１
に記載の発明によれば、折り返し２進符号の性質に基づ
く、多機能な走査ラインの走査が行える。請求項７に記
載の発明によれば、専用の制御を必要とせず、簡単に走
査方向を反転させることができる。このため、表示装置
が投写型の場合に、設置状況に応じて、簡単に正常な画
像表示が行えるよう、表示装置を対応させることができ
る。

【００８６】請求項８に記載の発明によれば、専用の構
成によらずに、簡単に表示の禁止が行えるので、画質を
向上させるための飛び越し走査等も簡単に行える。請求
項９に記載の発明によれば、走査が開始されるまでのタ
イミングが等しくなるので、特殊再生によって生ずるタ
イミングのズレが生ぜず、タイミング調整のための専用
回路も必要ない。

【００８７】請求項１１に記載の発明によれば、複数の
走査ラインの同時走査が行われるので、インターレース
表示とノンインターレース表示との変更が自在である。
また、奇数フレームと偶数フレームとで位相をずらさな
ければならないＨＤＴＶ方式であっても、同時に同一の
論理にするビットをフレーム毎に変更すれば、ＨＤＴＶ
方式における複数の走査ラインの同時走査が行える。

【００８８】請求項１２に記載の発明によれば、請求項
４乃至請求項１１の特徴を備えた画像表示が行える。さ
らに、請求項１３に記載の発明によれば、信号線とロー
カル配線とにより発生する交差個所を減少させることが
できるので、欠陥が発生しにくく、画像表示装置自体の
歩留まりが向上する。

【図面の簡単な説明】

【図１】実施例の画像表示装置の全体構成図である。

【図２】実施例の表示制御装置の構成図である。

【図３】第１実施例の結線例である。

【図４】第１実施例の真理値の説明図である。

【図５】第２実施例の結線例である。

【図６】第２実施例の真理値の説明図である。

【図７】第３実施例の通常の走査方法における真理値の
説明図である。

【図８】第３実施例のＨＤＴＶ方式における真理値の説
明図である。

【図９】第４実施例の真理値の説明図である。

【図１０】第５実施例の真理値の説明図である。

【図１１】通常のアドレス信号とデコーダとの結線例で
ある。

【図１２】第６実施例のアドレス信号とデコーダとの結
線例である。

【図１３】第６実施例の配線方法を説明するフローチャ
ートである。

【図１４】従来例の液晶表示装置の構成である。

【符号の説明】

１…表示制御装置 ２…アドレス信号発生回路 ３…アドレス信号入力線 ４…アドレス信号デコード回路 ５…変換回路 １１…表示制御回路 １２…データドライバ １３…画素領域

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数ビットにより構成されるアドレス信
   号に基づいて画素マトリクスについての走査ラインを順
   次選択し、選択した走査ライン毎に画像情報に基づく画
   像表示をするための表示制御方法であって、 前記画像情報に対応した同期信号に基づいて、選択すべ
   き走査ラインの位置に対応したコードであって、走査タ
   イミング毎に１ビットずつ論理状態が変化するコードを
   生成し、当該コードを前記走査タイミング毎に前記アド
   レス信号として供給し、 前記アドレス信号をデコードし、デコードした当該アド
   レス信号に対応する位置の走査ラインを選択して画像表
   示をすることを特徴とする表示制御方法。
2. 【請求項２】 請求項１に記載の表示制御方法におい
   て、 前記コードとして、折り返し２進符号を用いることを特
   徴とする表示制御方法。
3. 【請求項３】 複数ビットにより構成されるアドレス信
   号に基づいて画素マトリクスについての走査ラインを順
   次選択し、選択した走査ライン毎に画像情報に基づく画
   像表示をするための表示制御装置であって、 供給される同期信号に基づいて、選択すべき走査ライン
   の位置に対応したコードであって、走査タイミング毎に
   １ビットずつ論理状態が変化するコードを生成し、当該
   コードを前記走査タイミング毎に前記アドレス信号とし
   て発生するアドレス信号発生手段を備えた表示制御装
   置。
4. 【請求項４】 複数ビットにより構成されるアドレス信
   号に基づいて画素マトリクスについての走査ラインを順
   次選択し、選択した走査ライン毎に画像情報に基づく画
   像表示をするための表示制御装置であって、 選択すべき走査ラインの位置に対応したコードであっ
   て、走査タイミング毎に１ビットずつ論理状態が変化す
   るコードを前記アドレス信号として入力し、当該アドレ
   ス信号をデコードし、デコードした当該アドレス信号に
   対応する位置の走査ラインを選択するアドレス信号デコ
   ード手段を備えたことを特徴とする表示制御装置。
5. 【請求項５】 複数ビットにより構成されるアドレス信
   号に基づいて画素マトリクスについての走査ラインを順
   次選択し、選択した走査ライン毎に画像情報に基づく画
   像表示をするための表示制御装置であって、 供給される同期信号に基づいて、選択すべき走査ライン
   の位置に対応したコードであって、走査タイミング毎に
   １ビットずつ論理状態が変化するコードを生成し、当該
   コードを前記走査タイミング毎に前記アドレス信号とし
   て発生するアドレス信号発生手段と、 前記アドレス信号をデコードし、デコードした当該アド
   レス信号に対応する位置の走査ラインを選択するアドレ
   ス信号デコード手段と、を備えたことを特徴とする表示
   制御装置。
6. 【請求項６】 請求項５に記載の表示制御装置におい
   て、 前記コードとして、折り返し２進符号を用いることを特
   徴とする表示制御装置。
7. 【請求項７】 請求項６に記載の表示制御装置におい
   て、 前記アドレス信号発生手段は、前記走査ラインの走査順
   序を反転するための走査方向制御信号が供給される場
   合、当該走査方向制御信号と前記コードの最上位ビット
   との排他的論理和を求めて、前記アドレス信号の最上位
   ビットに割り当てて出力することを特徴とする表示制御
   装置。
8. 【請求項８】 請求項６に記載の表示制御装置におい
   て、 前記アドレス信号発生手段は、画像表示を禁止するため
   の出力許可信号が供給された場合、発生可能な前記コー
   ドのうち、前記走査ラインの選択に使用されない所定の
   コードを、前記走査ラインのいずれの選択も禁止するこ
   と禁止コードとして割り当てて出力し、 前記アドレス信号デコード手段は、前記禁止コードが供
   給されたとき、前記走査ラインのいずれの選択も禁止す
   ることを特徴とする表示制御装置。
9. 【請求項９】 請求項６乃至請求項８に記載の表示制御
   装置において、 前記アドレス信号発生手段は、最初に生成される前記コ
   ードから最初の前記走査ラインを選択するコードまでの
   前半区間に順次生成されるコードの数と、最後の前記走
   査ラインを選択するコードから最後に生成されるコード
   までの後半区間に順次生成されるコードの数と、が略等
   しい数になるように、発生可能な前記コードのうち前記
   走査ラインの選択に使用しないコードを割り当て、 前記アドレス信号デコード手段は、この割り当てに対応
   して走査ラインを選択することを特徴とする表示制御装
   置。
10. 【請求項１０】 請求項６に記載の表示制御装置におい
    て、 前記アドレス信号発生手段は、前記コードを構成する各
    ビットに対し、当該ビットと同一の論理である非反転論
    理アドレスと当該ビットを反転した論理である反転論理
    アドレスとを各々生成して、前記アドレス信号を発生す
    ることを特徴とする表示制御装置。
11. 【請求項１１】 請求項１０に記載の表示制御装置にお
    いて、 前記アドレス信号発生手段は、複数の走査ラインの同時
    走査を指示する複数ライン走査制御信号が供給された場
    合に、前記アドレス信号のうち所定のビットを同時に同
    一の論理で出力することを特徴とする表示制御装置。
12. 【請求項１２】 請求項３乃至請求項１１に記載の表示
    制御装置を備えた画像表示装置。
13. 【請求項１３】 複数ビットにより構成される所定のコ
    ードを互いに略並行な複数の信号線を介して入力し、デ
    コードに必要なビットについての信号線からローカル配
    線を介して当該ビット情報を各々入力するデコード手段
    を複数備えた表示制御装置の製造方法であって、 複数の前記信号線のうち前記コードの上位ビットを転送
    する信号線程、前記デコード手段の近傍に配置し、 当該信号線の各々に対し、いずれか一方の引き出し方向
    を定め、当該引き出し方向の反対側に存在するために未
    配線となった信号線を除去し、 各前記デコード手段に前記ローカル配線をするに際し、
    各前記信号線の引き出し方向が各々異なることにより、
    当該ローカル配線と当該信号線との間に交差個所が生じ
    ている場合に、当該デコード手段に接続する当該ローカ
    ル配線の接続の順番を入れ替えて配線すること、を特徴
    とする表示制御装置の製造方法。