WO2006035843A1 - タイミング信号生成回路、電子デバイス、表示装置、受像装置、及び駆動方法 - Google Patents

タイミング信号生成回路、電子デバイス、表示装置、受像装置、及び駆動方法 Download PDF

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WO2006035843A1
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horizontal
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timing
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PCT/JP2005/017895
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Nobuhiro Kuwabara
Tomoyuki Nagai
Tamotsu Sakai
Kazuhiro Maeda
Shuji Nishi
Masakazu Satoh
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Sharp Kabushiki Kaisha
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Publication date
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Definitions

  • Timing signal generating circuit electronic device, display device, image receiving device, and driving method
  • the present invention relates to a timing signal generation device, an electronic device and a display device, and a driving method of an electronic device, and more specifically, a timing signal generation device that contributes to reduction of power consumption and the timing.
  • the present invention relates to an electronic device including a signal generation device, a display device, and a driving method of the electronic device.
  • a matrix type display device in which pixels are arranged in a matrix as an example of a drive circuit that drives display pixels in which electronic elements are arranged in an array.
  • a matrix display device for example, an active matrix liquid crystal display device is well known.
  • FIG. 4 schematically shows an example of a schematic configuration of a conventional active matrix liquid crystal display device.
  • the liquid crystal display device 500 includes a liquid crystal display panel 501, a source driver 502, a gate driver 503, and a liquid crystal display control circuit 504.
  • a liquid crystal display panel 501 is a liquid crystal display panel in which pixel electrodes for display and TFT transistors for applying a voltage to the pixel electrodes are arranged in a matrix on a substrate.
  • the source driver 502 is disposed on the upper side of the liquid crystal display panel 501, and the gate driver 503 is disposed on the left side of the liquid crystal display panel 501, and is connected to the source driver 502 with one line in the horizontal direction!
  • the display data latched in units is DZA converted and written as grayscale voltages to the pixel electrodes of the liquid crystal display panel 501 in units of one line in the horizontal direction from top to bottom.
  • a voltage may be applied and the liquid crystal transmission between the electrodes may be controlled and displayed according to the applied voltage value.
  • the liquid crystal display control circuit 504 generates various timing signals for image display, controls the source driver 502 and the gate driver 503, and drives the liquid crystal display panel 501.
  • the liquid crystal display control circuit 504 outputs the various timing signals.
  • FIG. 5 is a circuit block diagram schematically showing the configuration of the timing signal generation device 300.
  • the timing signal generation device 300 includes a counter initialization circuit 31, a horizontal direction counter 32, a vertical direction counter 33, and a signal generation circuit group 34.
  • the counter initialization circuit 31 includes a horizontal reference signal (hereinafter “H signal”) and a vertical reference signal (hereinafter “H signal”).
  • H signal horizontal reference signal
  • H signal vertical reference signal
  • V signal Input “V signal” below) and clock signal (hereinafter “CLK signal”), horizontal counter
  • Control signals are output to 32 and the vertical direction counter 33, respectively.
  • the horizontal counter 32 receives the CLK signal, counts the number of clocks, and supplies it to a horizontal decoder (not shown) of the signal generation circuit group 34. Also, the horizontal counter 32 resets the count when a control signal synchronized with the H signal is supplied from the counter initialization circuit 31.
  • the vertical counter 33 inputs the CLK signal and the H signal, and the H signal
  • the number of signal pulses is counted in synchronization with the CLK signal and supplied to a vertical decoder (not shown) of the signal generation circuit group 34.
  • the vertical direction counter 33 is connected to the counter initialization circuit 31 from the V
  • control signal output from the counter initialization circuit 31 functions as a count reset signal.
  • the signal generation circuit group 34 includes a plurality of signal generation circuits for generating various timing signals for driving the liquid crystal display device.
  • SSP signal shift start signal
  • GSP signal bus line selection start signal
  • GCK signal shift clock signal
  • FRP signal shift clock signal
  • FRP circuit 34d and source driver 502 scan direction switching signal (hereinafter referred to as “LR signal”)
  • LR signal LR circuit 34e and gate driver 503 no-line selection signal width control signal
  • PWC circuit 34f for generating precharge control signal (hereinafter referred to as “PCTL signal”) 34g for generating a precharge control signal (hereinafter referred to as “UD
  • FIG. 6 (a) and FIG. 6 (b) are timing charts in the timing signal generator described above.
  • 6 (a) is a timing chart in the horizontal direction
  • FIG. 6 (b) is a diagram showing a timing chart in the vertical direction.
  • FIG. 6 (a) shows the H signal, SSP signal, LR signal, GCK signal, PWC signal, P
  • the operation period of the CTL signal, the FRP signal, and the horizontal counter 32 is shown.
  • the SSP signal has the H signal “Low” and then "High” again.
  • the LR signal, GCK signal, PWC signal, PCTL signal, and FRP signal are set to “Low” and “High” again.
  • the transition point is configured to occur shortly before the next H signal becomes “Low”.
  • a horizontal effective display period T92 horizontal effective display area
  • the horizontal effective display period ⁇ 92 is the period from when the SSP change point is output and the horizontal scan is completed, and any horizontal effective display period ⁇ 92 to the next horizontal
  • the horizontal blanking period is between the effective display period ⁇ 92 and various timing signals such as the LR signal, GCK signal, PWC signal, PCTL signal, and FRP signal are changed within the horizontal blanking period. It is configured as follows.
  • the horizontal direction counter 32 needs to count the number of clocks up to a position (mainly a change point) where a signal output from the signal generation circuit group 34 is required. For this reason, the horizontal direction counter 32 waits for the next H after the ⁇ signal becomes “Low” and becomes “High” again.
  • the horizontal counter 32 continues to count without stopping the power count during one horizontal scanning period T91.
  • the vertical timing chart shown in Fig. 6 (b) shows the V signal, H signal, SSP signal, GCK signal, and PWC signal.
  • 94 includes vertical effective display period T95 (vertical effective display area) and vertical blanking during the period from the output of the last horizontal video signal to the input of the next horizontal scanning signal ⁇ 94 first horizontal video signal. There is a period ⁇ 96.
  • the SSP signal In the vertical blanking period ⁇ 96, it is common to stop various signals such as the SSP signal to reduce power consumption. Therefore, as shown in Fig. 6 (b), the SSP signal, GCK The signal, the WC signal, and the PCTL signal are configured such that a change point occurs within the vertical effective display period ⁇ 95.
  • the GSP signal becomes “High” again when the V signal becomes “Low”.
  • the vertical counter 33 needs to determine the start position of the vertical blanking period T96, it is necessary to count at least within the vertical effective display period T95. Normally, the vertical blanking period T96 is also It is configured to count. Therefore, as with the horizontal counter 32, the vertical counter 33 also changes to “Hig” again when the V signal becomes “Low”.
  • JP-A-8-305316 (published: November 22, 1996) (hereinafter referred to as "special In the image display device having a large power consumption in a drive circuit such as an image display device in which a pixel array and a drive circuit are monolithically formed on a polycrystalline silicon thin film, it is included in the video signal.
  • An image display device that can greatly reduce power consumption in the drive circuit by stopping the supply of signals to the drive circuit or the supply of signals to the data signal lines in synchronization with the vertical and horizontal blanking periods. Is disclosed.
  • Patent Document 2 Japanese Patent Laid-Open No. 10-11033 (published: January 16, 1998) (hereinafter referred to as "Patent Document 2" t)
  • a stop means is interposed between the timing generator and the liquid crystal display panel so that the video driver is turned on when the power is turned on.
  • the video signal output from the camera stabilizes, at least one of the vertical start pulse and horizontal start pulse repeatedly input to the vertical scanner and horizontal scanner is stopped, and an unstable video signal is written to the liquid crystal pixels.
  • a liquid crystal display device and a driving method for preventing the same are disclosed.
  • the horizontal counter 32 counts the number of clocks continuously during one horizontal scanning period
  • the vertical direction counter 33 counts the number of clocks continuously during one vertical scanning period. It is necessary to continue. For this reason, the configuration of the conventional timing signal generation device 300 has a problem that power consumption increases.
  • Patent Document 1 discloses a technique for saving power by stopping signal supply during the blanking period
  • Patent Document 2 discloses supplying a start pulse at a predetermined time.
  • the power disclosed for the technology to stop The disclosure and suggestion of the technology for suppressing the power consumption by the counter in the timing signal generator 300 are disclosed and suggested in any of these patent documents!
  • the present inventors considered that it is necessary to develop a technique for reducing the power consumption by the counter in the timing signal generation device in the liquid crystal display control device. Furthermore, since the timing signal generating device is used in general for matrix display devices, it can be said that such a problem potentially exists in general for matrix display devices.
  • the present invention has been made in view of the above problems, and its purpose is to enable power saving. It is an object of the present invention to provide a timing signal generation unit, a matrix type display device including the timing signal generation unit, and a driving method thereof. Disclosure of the invention
  • the timing signal generating device outputs at least a reference signal and outputs a timing signal to a drive circuit for driving electronic elements arranged in an array.
  • a timing signal generating device that performs a counting operation based on the reference signal, a signal generation circuit that generates the timing signal according to a count output of the counter unit, and an arbitrary reference signal And a count stop means capable of stopping the count operation of the counter means before the next reference signal is inputted after the input.
  • the counting of the counter means can be operated during a period requiring the counting operation, and then stopped. For this reason, since the operation stop period of the counter means occurs, the power consumption can be reduced.
  • the timing signal generation device receives at least a clock signal and a horizontal reference signal and is driven horizontally to drive electronic elements arranged in a matrix.
  • a timing signal generating device for outputting a timing signal to a circuit, wherein the horizontal direction counter means performs a clock signal counting operation on the basis of the horizontal reference signal, and the counter according to the count output of the horizontal direction counter means
  • the count of the horizontal direction counter means can be operated during a period requiring the count operation, and then stopped. For this reason, since the operation stop period of the horizontal direction counter means occurs, the power consumption can be reduced.
  • the timing signal generation device receives at least a horizontal reference signal and a vertical reference signal, and drives a vertical drive for driving electronic elements arranged in a matrix.
  • Timing signal generation that outputs timing signals to the circuit
  • a vertical direction counter means for outputting the number of pulses of the horizontal reference signal based on the vertical reference signal, and a signal for generating the timing signal according to the count output of the vertical direction counter means
  • a vertical counter stop means capable of stopping the counting operation of the vertical direction counter means during a period in which the next vertical reference signal is input after an arbitrary vertical reference signal is input. It is a characteristic.
  • the count of the vertical direction counter means can be operated during a period requiring the count operation, and then stopped. For this reason, since the operation stop period of the vertical direction counter means is generated, the power consumption can be reduced.
  • the timing signal generation device includes electronic elements arranged in a matrix and receiving at least a horizontal reference signal, a vertical reference signal, and a clock signal.
  • a timing signal generation device that generates and outputs a timing signal to a horizontal drive circuit and a vertical drive circuit for driving, wherein the timing signal generation device counts the number of clock signals based on a horizontal reference signal.
  • a timing signal generating device that generates an arbitrary horizontal signal.
  • Horizontal counter stop means that can stop the counting operation of the horizontal counter means during the period in which the quasi-signal is input and the next horizontal reference signal is input, and any vertical reference signal is input and the force order Vertical counter stopping means capable of stopping the counting operation of the vertical direction counter means during a period in which the vertical reference signal is input.
  • the counting of the horizontal direction counter means and the vertical direction counter means can be operated during a period requiring the counting operation, and then stopped. For this reason, since the operation stop period of the horizontal direction counter means and the vertical direction counter means is generated, the power consumption can be reduced.
  • the timing signal generation device provides a clock. And a vertical reference signal, and a timing signal generating device that outputs a timing signal to a drive circuit for driving electronic elements arranged in a matrix, wherein the vertical reference signal is used as a reference.
  • a vertical force counter stopping means capable of stopping the counting operation of the vertical counter means during a period until it is performed.
  • the count of the vertical direction counter means can be operated during a period requiring the count operation and then stopped. For this reason, since the operation stop period of the vertical direction counter means is generated, the power consumption can be reduced.
  • the timing signal generation device starts the counting operation of the horizontal direction counter means after the horizontal reference signal is input, After generating the signal change point, it is preferable to include a control unit that stops the counting operation of the horizontal counter means by the horizontal counter stopping means and stops the counting operation until the next horizontal reference signal is input.
  • the signal generating circuit group generates a change point in the timing signal while the horizontal counter means is counting. For this reason, it is possible to reliably count to the position (mainly the change point) required by the signal output from the signal generation circuit group.
  • the timing signal generation device starts the counting operation of the vertical direction counter means after the vertical reference signal is input, It is preferable to include a control unit that stops the count operation of the vertical counter means by the vertical counter stop means after generating the signal change point and stops the count operation until the next vertical reference signal is input.
  • the counting of the vertical direction counter means is stopped. Normally, the effective display area begins after a change point occurs in the timing signal.
  • the vertical counter means assigns the start position of the effective display area. If it can be issued, there is no need to count thereafter. For this reason, it can contribute to reduction of power consumption after that.
  • the electronic elements arranged in a matrix form are display pixels arranged in a matrix form, and the signal generation circuit is arranged in the horizontal direction. It is preferable that the change point of all timing signals generated within one horizontal scanning period of the video signal is generated within the period during which the counter means is counting.
  • the signal generation circuit group generates a change point in the timing signal while the horizontal counter means is counting. For this reason, it is possible to reliably count to the position (mainly the change point) required by the signal output from the signal generation circuit group.
  • the electronic elements arranged in a matrix form are display pixels arranged in a matrix form, and the horizontal counter stop means includes an arbitrary horizontal reference signal. Between the time when a change point occurs in all timing signals generated by the signal generation circuit within one horizontal scanning period of the video signal and the time when a new horizontal reference signal is input. It is preferable that the control is performed so as to have a period during which the counting of the horizontal direction counter means is stopped.
  • the signal generating circuit group generates a change point in the timing signal while the horizontal counter means is counting. For this reason, it is possible to reliably count to the position (mainly the change point) required by the signal output from the signal generation circuit group.
  • the electronic elements arranged in a matrix form are display pixels arranged in a matrix form
  • the vertical counter stop means includes an arbitrary Between the time when a vertical reference signal is input and a change point occurs in all timing signals generated by the signal generation circuit within one vertical scanning period of the video signal, until a new vertical reference signal is input Further, it is preferable that the control is performed so as to have a period during which the counting of the vertical direction counter means is stopped.
  • the vertical direction counter Stop counting means Normally, the effective display area begins after a change point occurs in the timing signal. If the vertical counter means can determine the start position of the effective display area, it does not need to count thereafter. For this reason, it can contribute to reduction of power consumption after that.
  • the electronic elements arranged in a matrix are display pixels arranged in a matrix, and the signal generation circuit is at least A plurality of timing signals including a circuit for generating a shift start signal for a horizontal drive circuit are generated.
  • the shift start signal for the horizontal drive circuit is a horizontal scan of a video signal after an arbitrary horizontal reference signal is input.
  • a change point is generated at the latest timing among all timing signals generated by the signal generation circuit within the period, and the horizontal counter stop means receives an arbitrary horizontal reference signal. After a change point occurs in the shift start signal of the source drive circuit generated by the signal generation circuit, a new horizontal reference signal is input.
  • A it is preferable that is controlled to have a period to stop the counting of the horizontal counter means.
  • the electronic elements arranged in a matrix form are display pixels arranged in a matrix form, and the signal generation circuit is at least a vertical drive circuit.
  • a plurality of timing signals including a circuit for generating a shift start signal, and the vertical counter stop means receives an arbitrary vertical reference signal and generates a signal from a vertical drive circuit generated by the signal generation circuit. It is preferable that the control is performed so as to have a period in which the counting of the vertical counter means is stopped after a change point occurs in the shift start signal and before a new horizontal reference signal is input. .
  • the vertical direction count is The counting of the data means is stopped. Normally, the effective display area begins after a change point occurs in the GSP signal. If the vertical counter means can determine the start position of the effective display area, it does not need to count thereafter. For this reason, it can contribute to reduction of power consumption after that.
  • the electronic elements arranged in a matrix are display pixels arranged in a matrix, and the timing signal generation device is an arbitrary one.
  • the horizontal blanking period of the video signal starts, and then the horizontal effective display period starts.
  • the horizontal effective display period continues until the next horizontal reference signal is input.
  • the horizontal counter stopping means controls the horizontal counter means so that the horizontal direction counter means counts at least in the horizontal blanking period and then stops counting until the next horizontal reference signal is input. I prefer to be the one to control.
  • the signal generation circuit changes the transition points in all timing signals generated within one horizontal scanning period within the horizontal blanking period that starts immediately after the horizontal reference signal is input.
  • the horizontal direction counter means counts at least during this horizontal blanking period, and then stops the force count at a predetermined time until the change timing of the signal output from the signal generation circuit is reached. Can be counted reliably, and then power consumption can be reduced by stopping the counting.
  • the electronic elements arranged in a matrix form are display pixels arranged in a matrix form
  • the timing signal generation apparatus comprises an arbitrary vertical reference
  • the vertical blanking period of the video signal starts, then the vertical effective display period starts, and the vertical effective display period continues until the next vertical reference signal is input.
  • the vertical counter stopping means controls the vertical counter means to have a period during which at least the vertical blanking period is counted, and thereafter the count is stopped until the next vertical reference signal is input. Is preferred to be.
  • the vertical direction counter means includes at least the vertical blanking period. Count.
  • the vertical direction counter means needs to continue counting to the position where the start position of the vertical effective display period (vertical effective display area) can be determined. In this case, if at least the vertical blanking period is counted, the vertical effective display period The start position of (vertical effective display area) can be determined. Therefore, power consumption can be reduced by stopping the vertical counter means at an arbitrary position after the end of the vertical blanking period.
  • the electronic elements arranged in the matrix are display pixels arranged in a matrix, and the timing signal generation device is an arbitrary After the horizontal reference signal is input, the horizontal blanking period of the video signal starts, and then the horizontal effective display period starts, and the horizontal effective display period is set to continue until the next horizontal reference signal is input.
  • the horizontal counter stop means controls the horizontal counter means to count only during the horizontal blanking period, and then stop until the next horizontal reference signal is input. .
  • the horizontal direction counter means counts only during the horizontal blanking period. For this reason, since the horizontal direction counter means is stopped at an arbitrary position after the end of the horizontal blanking period, power saving can be achieved. In this case, the horizontal direction counter means functions to determine the horizontal effective display start position.
  • the electronic elements arranged in a matrix form are display pixels arranged in a matrix form
  • the timing signal generation apparatus comprises an arbitrary horizontal reference
  • the horizontal blanking period of the video signal starts, then the horizontal effective display period starts, and the horizontal effective display period is set until the next horizontal reference signal is input.
  • the horizontal counter stopping means controls the horizontal counter means to count only during the horizontal blanking period and then stop until the next horizontal reference signal is input. .
  • the vertical direction counter means counts only during the vertical blanking period. Do. For this reason, since the counting operation is stopped after the end of the vertical blanking period, power saving can be achieved.
  • the timing signal generation device receives at least a reference signal and outputs a signal to a drive circuit for driving electronic elements arranged in an array.
  • a timing signal generating device for output comprising: counter means for performing a counting operation based on the reference signal; and a signal generating circuit for generating the timing signal in accordance with a count output of the counter means.
  • the means is formed by a number of bits that is smaller than the number of bits required to express in binary a number obtained by dividing one period of the reference signal by one period of the signal counted by the counter means. It is characterized by this.
  • the number of bits of the horizontal direction counter means is reduced, so that the circuit size can be reduced. For this reason, the power consumption can be reduced and the circuit area power can be reduced. Furthermore, the amount of wiring from the horizontal counter means to the signal generation circuit can be reduced, and the circuit area (frame area) can be reduced.
  • the timing signal generation device receives at least a reference signal and outputs a timing signal to a driving circuit for driving electronic elements arranged in a matrix.
  • the means is formed of a number of bits that is less than the number of bits required to represent in binary a number obtained by dividing one period of the reference signal by one period of the signal counted by the counter means. It is characterized by.
  • the number of bits of the horizontal direction counter means is reduced, so that the circuit size can be reduced. For this reason, the power consumption can be reduced and the circuit area power can be reduced. Furthermore, the amount of wiring from the horizontal counter means to the signal generation circuit can be reduced, and the circuit area (frame area) can be reduced.
  • the horizontal direction counter means is necessary for expressing a number obtained by dividing one horizontal scanning period by the period of the clock signal in a binary number. It is preferable to use a bit counter that is smaller than the number of bits! /.
  • the number of bits of the horizontal direction counter means is reduced, so that the circuit size can be reduced. For this reason, the power consumption can be reduced and the circuit area power can be reduced. Furthermore, the amount of wiring from the horizontal counter means to the signal generation circuit can be reduced, and the circuit area (frame area) can be reduced.
  • the vertical direction counter means is less than the number of bits required to express a number obtained by dividing one vertical scanning period by a horizontal scanning period in binary number, It is preferable to use a bit number counter! /.
  • the number of bits of the horizontal direction counter means is reduced, so that the circuit size can be reduced. For this reason, the power consumption can be reduced and the circuit area power can be reduced. Furthermore, the amount of wiring from the horizontal counter means to the signal generation circuit can be reduced, and the circuit area (frame area) can be reduced.
  • the vertical direction counter means has a number smaller than the number of bits necessary to express a number obtained by dividing one vertical scanning period by one period of the clock signal in binary number. Use a bit number counter! / It is preferable to be something! /.
  • the number of bits of the horizontal direction counter means is reduced, so that the circuit size can be reduced. For this reason, the power consumption can be reduced and the circuit area power can be reduced. Furthermore, the amount of wiring from the horizontal counter means to the signal generation circuit can be reduced, and the circuit area (frame area) can be reduced.
  • the electronic elements arranged in a matrix are display pixels arranged in a matrix, and the timing signal generation device is an arbitrary one.
  • the horizontal blanking period of the video signal starts, and then the horizontal effective display period starts.
  • the horizontal effective display period continues until the next horizontal reference signal is input.
  • the horizontal counter stopping means stops the counting of the horizontal counter means between the time when the horizontal blanking period ends and the time when the counter in the horizontal counter means is swung out. preferable.
  • the electronic elements arranged in a matrix are display pixels arranged in a matrix, and the timing signal generation device is an arbitrary
  • the vertical blanking period of the video signal starts, then the vertical effective display period starts, and the vertical effective display period continues until the next vertical reference signal is input.
  • the vertical counter stopping means stops the counting of the vertical counter means at a predetermined time from the end of the vertical blanking period until the counter in the vertical direction counter is swung out. I like it! /
  • the counting can be stopped simply and accurately.
  • an electronic device is characterized by including the timing signal generating device described above.
  • the counting of the counter means can be operated only for a predetermined period and then stopped. For this reason, since the operation stop period of the counter means is generated, the power consumption of the electronic device can be reduced.
  • a display device is characterized by including the timing signal generating device described in the above-described deviation.
  • the counting of the counter means can be operated only for a predetermined period and then stopped. For this reason, since the operation stop period of the counter means occurs, the power consumption of the display device can be reduced.
  • the timing signal generating device is monolithically formed on a substrate on which an image display element is formed.
  • an image receiving device includes any one of the timing signal generating devices described above, and the timing signal generating device is formed monolithically on a substrate on which the image receiving elements are formed. It has been characterized by
  • the counting of the counter means can be operated only for a predetermined period and then stopped. For this reason, since the operation stop period of the counter means occurs, the power consumption of the image receiving device can be reduced.
  • an electronic device driving method is provided in order to solve the above problems.
  • An electronic device driving method wherein the timing signal generation device includes a counter unit that performs a counting operation based on the reference signal, and a signal generation circuit that generates the timing signal according to a count output of the counter unit.
  • the method includes a step of stopping or terminating the counting of the force counter means during a period from when an arbitrary reference signal is input until a force-order reference signal is input.
  • the power consumption of the counting means provided in the electronic device can be reduced.
  • End count means that when the counter has run out, a signal indicating that the counter has run out is issued so that the signal generation circuit does not refer to the counter.
  • the electronic device driving method includes an electronic element arranged in a matrix, a driving circuit for driving the electronic device, and a horizontal reference.
  • a timing signal generating device that generates a timing signal using a signal and a clock signal and outputs the timing signal to the driving circuit, wherein the timing signal generating device outputs the horizontal reference signal
  • a horizontal counter that counts the number of clocks of the clock signal as a reference; and a signal generation circuit that generates the plurality of timing signals according to a power output of the horizontal counter.
  • the counting operation of the horizontal counter means is stopped or terminated. It is characterized by including a step to be performed.
  • the power consumption of the counting means provided in the electronic device can be reduced.
  • End count means that when the counter has run out, a signal indicating that the counter has run out is issued so that the signal generation circuit does not refer to the counter.
  • the electronic device driving method includes an electronic element arranged in a matrix, a driving circuit for driving the electronic element, and a timing signal using a vertical reference signal and a horizontal reference signal.
  • Timing signal generating device for generating and outputting to the drive circuit
  • the timing signal generator includes a vertical direction counter means for counting the number of pulses of the horizontal reference signal with reference to the vertical reference signal, and the vertical direction counter means.
  • a signal generation circuit for generating the plurality of timing signals according to the count output of the vertical direction counter means during a period in which an arbitrary vertical reference signal is input and the next vertical reference signal is input. It includes the step of stopping or terminating the counting operation.
  • the power consumption of the counting means provided in the electronic device can be reduced.
  • the electronic device driving method includes an electronic element arranged in a matrix, a vertical driving circuit and a horizontal driving circuit for driving the electronic element, the vertical driving circuit, and a horizontal driving circuit.
  • a timing signal generation device that generates and outputs a plurality of timing signals according to a horizontal reference signal and a vertical reference signal to a drive circuit, wherein the timing signal generation device comprises: Horizontal counter means for counting the number of clocks in accordance with the horizontal reference signal, and vertical counter means for counting the number of clocks in accordance with the vertical reference signal, the horizontal counter means being provided with the horizontal reference signal. To start counting the number of power clocks, then stop or end the count, and count until the next reference signal is input. And the vertical counter means starts counting the number of clocks after inputting the vertical reference signal, and then stops or ends the count, and the next reference signal And a step of controlling the count so as to continue or stop until it is input.
  • the power consumption of the counting means provided in the electronic device can be reduced.
  • the electronic device driving method includes a plurality of timings using an electronic element arranged in a matrix, a driving circuit for driving the electronic element, a vertical reference signal, and a clock signal.
  • a timing signal generating device that generates a signal and outputs the signal to the driving circuit, wherein the timing signal generating device uses the number of clocks of the clock signal based on the vertical reference signal.
  • Counting cow And a signal generation circuit for generating the plurality of timing signals in accordance with the count output of the counter means. During a period from when an arbitrary reference signal is input to when a power-order reference signal is input And a step of stopping or terminating the counting operation of the counter means.
  • the power consumption of the counting means provided in the electronic device can be reduced.
  • the electronic device driving method includes an electronic element arranged in an array, a driving circuit for driving the electronic element, and a timing signal generated using a reference signal.
  • An electronic device driving method comprising: a timing signal generating device that outputs to a driving circuit, wherein the timing signal generating device performs a counting operation based on the reference signal; and the counter device
  • a signal generation circuit for generating the timing signal according to the count output of the counter, and the counter means is a binary number obtained by dividing one period of the reference signal by one period of the signal counted by the counter means.
  • the number of bits is smaller than the number of bits necessary for the expression, and when the counter of the counter means runs out, it counts against the signal generation circuit.
  • the control signal so that the output of the motor means, Ru.
  • the power consumption of the counting means provided in the electronic device can be reduced.
  • FIG. 1 is a circuit block diagram schematically showing a configuration of a timing signal generation device (TG) according to an embodiment of the present invention.
  • FIG. 2 (a) is a diagram showing a horizontal timing chart in the timing signal generation device according to the embodiment.
  • FIG. 2 (b) is a diagram showing a timing chart in the vertical direction in the timing signal generation device according to the embodiment.
  • FIG. 3 is a diagram schematically illustrating an example of a schematic configuration of an active matrix liquid crystal display device according to an embodiment of the present invention.
  • FIG. 4 schematically shows an example of a schematic configuration of a conventional active matrix liquid crystal display device. It is a figure.
  • FIG. 5 is a circuit block diagram schematically showing a configuration of a conventional timing signal generation device.
  • FIG. 6 (a) is a diagram showing a horizontal timing chart in the conventional timing signal generating device.
  • FIG. 6 (b) is a diagram showing a vertical timing chart in the conventional timing signal generating device.
  • FIG. 3 is a diagram schematically showing an example of a schematic configuration of the active matrix liquid crystal display device according to the present embodiment.
  • a liquid crystal display device (liquid crystal module) 100 includes a timing signal generation device (timing generator; hereinafter referred to as “TG”) 10, a power supply circuit 11, a liquid crystal display control circuit (hereinafter referred to as “LCDC”) 12, A video circuit 13, a driver circuit 14, and a pixel array 15 are provided.
  • timing generator timing generator
  • LCDC liquid crystal display control circuit
  • the pixel array 15 is a liquid crystal display panel in which pixel electrodes for display and TFT transistors for applying a voltage to the pixel electrodes are arranged in a matrix on a substrate, and functions as an image display element. It is.
  • the driver circuit 14 includes a source driver (horizontal drive circuit) 14a and a gate driver (vertical drive circuit) 14b.
  • the source driver 14a is arranged on the upper side of the pixel array 15, and the gate driver 14b is arranged on the left side of the pixel array 15, and is displayed data latched in units of one line in the horizontal direction in the source driver 14a. Is applied to the pixel electrode of the pixel array 15 in the horizontal direction in units of one line in the horizontal direction from the top to the bottom, thereby applying a voltage for each pixel between the pixel electrode and the common electrode. Depending on the value, the liquid crystal transmission between the electrodes may be controlled and displayed.
  • the power circuit 11 is a circuit for supplying power to the video circuit 13, the driver circuit 14, and the pixel array 15.
  • LCDC12 uses TG10 as a reference signal (horizontal reference signal (hereinafter “H signal”) and vertical reference signal (hereinafter “V signal”)) and clock signal (
  • CLK signal (Hereinafter “CLK signal”) and digital video signal to the video circuit 13 Output.
  • the TG 10 generates various timing signals according to the reference signal and supplies them to the video circuit 13 or the driver circuit 14.
  • the source driver 14a shift start signal hereinafter “SSP signal”
  • the source driver 14a running direction switching signal hereinafter “LR signal”
  • the gate driver 14b bus line selection signal shift are included in this timing signal.
  • GSP signal gate driver bus line selection signal width control signal
  • PCTL signal precharge control signal
  • FRP signal polarity selection signal
  • GSP signal A bus line selection start signal of the gate driver 14b
  • UD signal scanning direction switching signal
  • the video circuit 13 supplies an analog video signal for driving a liquid crystal to the driver circuit 14.
  • the driver circuit 14 drives the pixel array 15 based on various signals from the TG 10 and the video circuit 13. That is, the gate driver 14b operates according to the GSP and sequentially selects each row of the liquid crystal pixels, and the source driver 14a operates according to the SSP and sequentially selects the video signal by distributing it to each column of the liquid crystal pixels. The image is displayed on the pixel array 15 by writing to the liquid crystal pixels in the next row.
  • the TG10 receives at least a horizontal reference signal, a vertical reference signal, and a clock signal, and generates and outputs a timing signal to a horizontal drive circuit and a vertical drive circuit for driving display pixels arranged in a matrix. It functions as a timing signal generation device.
  • a display pixel the power described by taking a liquid crystal display element as an example, the present invention is not limited to this, and can be widely applied to any matrix type display pixel.
  • the horizontal reference signal and the vertical reference signal may be configured to be supplied from an external computer, for example.
  • FIG. 1 is a circuit block diagram schematically showing the configuration of TG10.
  • the TG 10 includes a counter initialization circuit 1, a horizontal counter 2, a vertical counter 3, a signal generation circuit group 4, a horizontal counter stop circuit 5, and a vertical counter stop circuit 6.
  • Counter initialization circuit 1 inputs H signal, V signal, and CLK signal,
  • Control signals are output to direction counter 2, vertical direction counter 3, horizontal counter stop circuit 5, and vertical counter stop circuit 6, respectively.
  • the horizontal counter 2 receives the CLK signal, counts the number of clocks, and supplies it to a horizontal decoder (not shown) and a horizontal counter stop circuit 5 of the signal generation circuit group 4.
  • the horizontal direction counter 2 is configured to reset the count of the number of clocks when the control signal is supplied from the counter initialization circuit 1. That is, the control signal supplied from the counter initialization circuit 1 to the horizontal direction counter 2 is synchronized with the H signal, and the count reset is performed.
  • the horizontal counter 2 has an H signal and therefore a clock.
  • the vertical direction counter 3 receives the CLK signal, counts the number of clocks, and supplies it to a vertical decoder (not shown) and a vertical counter stop circuit 6 of the signal generation circuit group 4.
  • the vertical direction counter 3 is configured to reset the count of the number of clocks when a control signal is supplied from the counter initialization circuit 1. That is, the control signal supplied from the counter initialization circuit 1 to the vertical direction counter 3 is synchronized with the V signal, and the count reset is performed.
  • the vertical counter 3 is clocked according to the V signal.
  • the horizontal counter stop circuit 5 is configured so that the horizontal counter 2 receives the H signal and
  • the horizontal counter stop circuit 5 stops the counting of the horizontal counter 2 at a predetermined timing for stopping the counting of the horizontal counter 2 based on the force count output from the horizontal counter 2. It is configured as follows. The predetermined time (predetermined timing) at which the horizontal force counter stop circuit 5 stops the counting of the horizontal direction counter 2 will be described later.
  • the vertical counter stop circuit 6 is operated by the vertical counter 3 receiving the V signal.
  • the vertical counter stop circuit 6 stops the count of the vertical counter 3 at a predetermined timing based on the count output from the vertical counter 3 when the count of the vertical counter 3 stops. It is configured.
  • the predetermined time (predetermined timing) when the vertical counter stop circuit 6 stops the counting of the vertical counter 3 will be described later.
  • the horizontal counter stop circuit 5 and the vertical counter stop circuit 6 are forces provided outside the horizontal direction counter 2 and the vertical direction counter 3.
  • the horizontal counter stop circuit 5 and the vertical counter stop circuit 6 are not limited to this configuration.
  • the direction counter 2 and the vertical direction counter 3 can be provided integrally in the horizontal counter stop circuit 5 and the vertical counter stop circuit 6, respectively.
  • the signal generation circuit group 4 is a signal generation circuit group that generates a plurality of timing signals in accordance with the count outputs of the horizontal direction counter 2 and the vertical direction counter 3, and performs various controls for driving the liquid crystal display device 100.
  • a plurality of signal generation circuits for generating signals are provided.
  • the SSP circuit 4a that generates the SSP signal
  • the GSP circuit 4b that generates the GSP signal
  • the GCK circuit 4c that generates the GCK signal
  • the FRP signal used as the base signal for the polarity inversion of the COM signal, video signal, etc.
  • FRP circuit 4d that generates
  • LR circuit 4e that generates LR signal
  • PWC circuit 4f that generates PWC signal
  • PCTL circuit 4g that generates PCTL signal
  • UD circuit 4h that generates UD signal.
  • the types of signal generation circuits included in the signal generation circuit group 4 are not limited to those described above, and signal generation circuits that can be used in a conventionally known matrix display device can be suitably combined.
  • FIGS. 2 (a) and 2 (b) are diagrams showing timing charts in the above-described TG10, FIG. 2 (a) is a timing chart in the horizontal direction, and FIG. 2 (b) is a vertical direction.
  • FIG. 6 is a diagram showing a timing chart of
  • FIG. 2 (a) shows the H signal, SSP signal, LR signal, GCK signal, PWC signal, PCTL signal, FRP signal,
  • the operating period of the horizontal counter 2 is shown. As shown in the figure, the LR signal, the GCK signal, the PWC signal, the PCTL signal, and the FRP signal have the H signal “Low”.
  • SSP signal is H signal.
  • This period is one horizontal scanning period T1 of the video signal.
  • One horizontal scanning period T1 of the video signal in this embodiment that is, after the H signal becomes “Low”, the next H signal
  • a horizontal effective display period T2 horizontal effective display area
  • a video signal including video information is output and a horizontal blanking period ⁇ 3 in the period until “Low”.
  • the LR signal, GCK signal, PWC signal, PCTL signal, and FRP signal are configured to generate a change point within the horizontal blanking period ⁇ 3, and after the change point occurs in the SSP signal, Since the horizontal effective display period ⁇ 2 begins, the period indicated by the arrow above the SSP signal waveform in the figure is the horizontal effective display period ⁇ 2.
  • the horizontal counter 2 needs to count the number of clocks up to the position required by the signal output from the signal generation circuit group 4 (mainly the position where the change point is generated). In the case of this embodiment, the horizontal direction counter 2 changes the SSP signal after the ⁇ signal becomes “Low”.
  • the horizontal counter 2 needs to count at least the horizontal blanking period T3.
  • the horizontal counter stop circuit 5 causes a new H after a change point has occurred in all timing signals generated by the signal generation circuit group 4 within one horizontal scanning period T1 of the video signal. Until a signal is input
  • Power consumption can be reduced by controlling the horizontal counter 2 to stop counting during this period.
  • the horizontal blanking period T3 of the video signal starts, and then the horizontal effective display period T2 starts.
  • the horizontal effective display period T2 is changed until the next H signal is input.
  • the horizontal counter stop circuit 5 counts for at least the horizontal blanking period T3 of the horizontal counter 2, and then the next H signal is input.
  • Control may be performed so that the count is stopped at a predetermined time until the start. That is, the horizontal count
  • the function of the data stop circuit 5 when used, an arbitrary horizontal reference signal is input, and there is a change point in all timing signals generated by the signal generation circuit within one horizontal scanning period T1 of the video signal.
  • the control may be performed so as to have a period during which the counting of the horizontal direction counter means is stopped from when it occurs to when a new horizontal reference signal is input.
  • the horizontal counter 2 needs to count at least the period, it goes without saying that it may count more than that period.
  • the horizontal blanking period T3 should be counted as short as possible. It is preferred that In other words, it is preferable that the horizontal counter stop circuit 5 controls the horizontal force counter 2 to count only during the horizontal blanking period T3 and then stop counting.
  • the signal generation circuit group 4 includes all timing signals generated in one horizontal scanning period T1 of the video signal within the period in which the horizontal counter 2 is counting, It is possible to generate a change point.
  • the signal generation circuit group 4 it can be considered based on the SSP signal in which a signal change point is generated near the switching timing between the horizontal blanking period T3 and the horizontal effective display period T2.
  • the signal generation circuit group 4 includes at least an SSP circuit 4a that generates an SSP signal.
  • the SSP signal is input within one horizontal scanning period T1 of the video signal after an arbitrary horizontal reference signal is input.
  • the transition point is generated at the latest timing among all the timing signals generated by the signal generation circuit group, and the horizontal counter stop circuit 5 receives an arbitrary H signal,
  • the present invention is not limited to this. 1 During the horizontal scanning period T1, the H signal becomes “Low” and becomes “High” again.
  • FIG. 2 (b) shows the V signal, H signal, SSP signal, GCK signal, PWC signal, GSP signal, and PCT.
  • the L signal, UD signal, vertical effective display period T5 (vertical effective display area), vertical blanking period ⁇ 6, and the operation period of the vertical counter 3 are shown.
  • the SSP signal and the PCTL signal are configured such that a change point is generated within the vertical effective display period ⁇ 5.
  • the GCK signal and PWC signal also have a slight change point in the force vertical blanking period ⁇ 6, which is mainly the change point in the vertical effective display period ⁇ 5.
  • the V signal is "Low".
  • a vertical blanking period T6 starts, and a change point is generated immediately before switching between the vertical blanking period T6 and the vertical effective display period T5.
  • the vertical blanking period T6 starts after the V signal becomes “Low”.
  • the change point is configured to occur immediately before switching between the king period T6 and the vertical effective display period T5, but the change point is configured to occur earlier than the change point generation timing in the GSP signal.
  • the vertical blanking period T6 it is common to stop various signals such as the SSP signal in order to reduce power consumption.
  • the TG 10 in this embodiment receives the video signal after an arbitrary V signal is input.
  • the vertical blanking period T6 starts, and then the vertical effective display period T5 starts.
  • the vertical effective display period T5 is set to continue until the next V signal is input.
  • the vertical counter stop circuit 6 performs counting until the vertical counter 3 is at least during the vertical blanking period ⁇ 6, and then the next V signal is input.
  • the vertical counter stop circuit 6 controls the vertical counter 3 so that it counts only during the vertical blanking period T6 and then stops counting. This is because power consumption can be further reduced in this case.
  • the signal generation circuit group 4 a GSP signal in which a signal change point is generated near the switching timing between the vertical blanking period T6 and the vertical effective display period T5 can also be considered as a reference.
  • the signal generation circuit group 4 includes at least a circuit 4b that generates a shift start signal (GSP) of the gate drive circuit, and the vertical counter stop circuit 6 receives an arbitrary V signal and receives the signal generation circuit. Change in GSP signal generated in group 4
  • the present invention is not limited to this.
  • the Y signal becomes “Low” and becomes “High” again.
  • the TG 10 according to the present embodiment and the liquid crystal display device 10 including the TG 10 0 includes counter stop means (horizontal counter stop circuit 5 and vertical counter stop circuit 6) for stopping the horizontal direction counter 2 and the vertical direction counter 3 after operating them for a predetermined period. For this reason, the operation period of the horizontal counter 2 and the vertical counter 3 can be shortened, and the power consumption can be reduced accordingly.
  • the number of counts in the horizontal direction counter 2 and the vertical direction counter 3 can be reduced, the amount of wiring from the horizontal direction counter 2 and the vertical direction counter 3 to TG10 is reduced (for example, on the panel layout). be able to. Therefore, the circuit area can be reduced (the frame is reduced).
  • wiring can be provided from the horizontal counter stop circuit 5 and the vertical counter stop circuit 6 to the signal generation circuit group 4.
  • the signal change point position detection circuit in the signal generation circuit group 4 can be reduced. This also leads to a reduction in circuit area.
  • the load on the line that transmits the CLK signal can be reduced by reducing the number of bits, resulting in lower power consumption and reduced circuit area.
  • the ZCLK line buffer can be reduced in size).
  • the horizontal direction counter and the vertical direction counter may be a synchronous counter or an asynchronous counter.
  • a neutral counter is used.
  • the present invention is not limited to this, and a binary counter is more preferable than a BCD counter that can obtain the same result.
  • the TG 10 including both the horizontal counter stop circuit 5 and the vertical counter stop circuit 6 has been described.
  • the horizontal counter stop is described.
  • the TG 10 and the display device including either one of the horizontal counter stop circuit 5 and the vertical counter stop circuit 6 as long as at least one of the circuit 5 and the vertical counter stop circuit 6 is provided are also included in the present invention.
  • the present invention is not limited to the above-described embodiment, and can be appropriately generalized based on the technical level at the time of the present application.
  • a matrix type liquid crystal display device The timing signal generation device according to the present invention that can be applied only to a device is also applied to a configuration in which a reference signal is input at least and a timing signal is output to a drive circuit for driving electronic elements arranged in an array. Is possible.
  • the timing signal generation device includes a counter unit that performs a counting operation based on the reference signal, a signal generation circuit that generates the timing signal according to a count output of the counter unit, and an arbitrary After the reference signal is input, it is configured to include count stop means that can stop the counting operation of the counter means before the next reference signal is input.
  • array form is used as a concept including both those arranged in one column and those arranged in a matrix.
  • the present invention also includes a timing signal generation device that receives at least a clock signal and a horizontal reference signal and outputs a timing signal to a horizontal drive circuit for driving electronic elements arranged in a matrix.
  • the timing signal generation device includes a horizontal direction counter unit that performs a clock signal counting operation based on the horizontal reference signal, and a signal that generates the timing signal according to the count output of the horizontal direction counter unit.
  • a generation circuit and horizontal counter stopping means capable of stopping the counting operation of the horizontal direction counter means during a period in which the next horizontal reference signal is input after an arbitrary horizontal reference signal is input; Become.
  • a timing signal generation device that receives at least a horizontal reference signal and a vertical reference signal and outputs a timing signal to a vertical drive circuit for driving electronic elements arranged in a matrix is also included in the present invention.
  • the timing signal generation device according to the present invention is based on the vertical counter means for counting the number of pulses of the horizontal reference signal based on the vertical reference signal, and the count output of the vertical counter means.
  • the signal generating circuit for generating the timing signal and the vertical counter means that can stop the counting operation of the vertical counter means during the period when the vertical reference signal is input and the next vertical reference signal is input. And a counter stop means.
  • the present invention includes a timing signal generation apparatus configured by combining the above-described techniques. Specifically, at least a horizontal reference signal, a vertical reference signal, and a clock signal are input. And a timing signal generating device that generates and outputs timing signals to a horizontal driving circuit and a vertical driving circuit for driving electronic elements arranged in a matrix.
  • the timing signal generating apparatus includes a horizontal counter unit that counts the number of clock signals based on the horizontal reference signal, and a vertical counter that counts the number of pulses of the horizontal reference signal based on the vertical reference signal.
  • the direction counter means In accordance with the direction counter means, the count output of the horizontal direction counter means and the vertical direction counter means, a signal generation circuit for generating a timing signal, and an arbitrary horizontal reference signal is inputted, and then the next horizontal reference signal is inputted.
  • the horizontal counter stopping means that can stop the counting operation of the horizontal direction counter means during the period of time, and the vertical direction counter means during the period when the arbitrary vertical reference signal is input and the next vertical reference signal is input.
  • a vertical counter stopping means capable of stopping the counting operation.
  • a timing signal generation device that receives a clock signal and a vertical reference signal and outputs a timing signal to a drive circuit for driving electronic elements arranged in a matrix may be used.
  • the timing signal generation device includes a vertical counter unit that counts the number of clocks of the clock signal with reference to the vertical reference signal, and a signal that generates the timing signal according to the count output of the vertical counter unit.
  • a vertical counter stopping means capable of stopping the counting operation of the vertical counter means during a period from when an arbitrary reference signal is input until a power-order reference signal is input. .
  • the timing signal generation device starts a counting operation of the horizontal direction counter means, generates a change point of the timing signal, and then generates a change point of the timing signal by the horizontal counter stop means. It may be controlled so that the counting operation of the horizontal direction counter means is stopped and the counting operation is stopped until the next horizontal reference signal is input.
  • the timing signal generation device starts the count operation of the vertical direction counter means, generates a change point of the timing signal, and then generates the change point of the timing signal by the vertical counter stop means. Even if the count operation of the vertical counter means is stopped and the count operation is controlled to continue until the next vertical reference signal is input. Good.
  • the horizontal counter 2 and the vertical counter 3 are stopped at a predetermined time to reduce power consumption.
  • the horizontal counter 2 and the vertical counter 3 do not count during the period to be stopped, so that the counter with a smaller number of bits can be used for the period to be stopped.
  • the horizontal counter 2 'and the vertical counter 3' are stopped at a predetermined time to reduce power consumption. Further, in the horizontal direction for the period of stoppage.
  • An embodiment in which the number of bits of the counter 2 'and the vertical counter 3' is reduced will be described.
  • the configuration other than the horizontal counter 2 ′ and the vertical counter 3 ′ is the same as that of the first embodiment. In the following, for ease of understanding, a case where a VGA image is displayed will be described as an example.
  • the image area including the blanking period is 25.175 MHz with a dot clock of 800 dots (horizontal direction) X 525 lines (vertical) Direction).
  • a dot clock of 800 dots (horizontal direction) X 525 lines (vertical) Direction) To express 800 and 525 in binary, lObit is required.
  • the effective display period (effective video area) is 640 dots (horizontal direction) X 480 lines (vertical direction).
  • the horizontal direction counter 2 and the vertical direction counter 3 included in the TG 10 count up to positions (mainly changing points) required by each timing signal output from the signal generation circuit group 4. There is a need.
  • the SSP signal is stopped in the vertical blanking period T96 in order to reduce power consumption.
  • the position where the SSP signal is not output the position where no change point is generated
  • the vertical counter in the conventional liquid crystal display device requires 9 bits or 1 Obit.
  • Period T6 begins, and then the vertical effective display period T5 (effective display area)
  • the vertical counter is used to determine the start position of the vertical blanking period T6, but in the present embodiment, on the contrary, it is used to determine the start position of the vertical effective display period T5. Become. In this case, the vertical counter 3 ' It is sufficient to use at least a 6-bit counter that counts 45 during period T6.
  • the horizontal counter 2 has less bits than the number of bits required to represent one binary scan period T1 divided by one period of the clock signal in binary. However, the horizontal counter 2 uses at least a counter greater than the number of bits necessary to represent the horizontal blanking period T3 in binary. Is more preferable.
  • the ranking period T3 starts, then the horizontal effective display period T2 starts, and the next H signal
  • the horizontal counter stop circuit 5 causes the counter in the horizontal direction counter 2 to run out after the horizontal blanking period T3 has elapsed. It is preferable that the counter of the horizontal direction counter 2 is stopped at a predetermined time or until it is shaken.
  • the simplest configuration of the horizontal counter stop circuit 5 can be configured to stop the counting of the horizontal counter 2 when the counter in the horizontal counter 2 is swung out.
  • the signal generation circuit group is counted by the horizontal counter 2.
  • the vertical counter 3 uses a counter for the number of bits which is smaller than the number of bits required to represent the number obtained by dividing one vertical scanning period T4 by the horizontal scanning period T1 in binary. However, the vertical counter 3 uses at least a counter greater than the number of bits necessary to express the number of vertical blanking periods T6 divided by the horizontal scanning period T1 in binary. Is more preferable.
  • the ranking period T6 starts, then the vertical effective display period T5 starts, and the next V signal
  • the vertical counter stop circuit 6 counts the vertical counter 3 at a predetermined time from when the vertical blanking period T6 elapses until the counter in the vertical counter 3 swings out or when the counter is swung out. It is preferable to stop the operation.
  • the simplest configuration of the vertical counter stop circuit 6 can be configured to stop the count of the vertical counter 3 when the counter in the vertical counter 3 is shaken. In other cases, the power can be stopped several clocks after the horizontal blanking period T3 has elapsed. From the standpoint of low power consumption, it is more desirable to stop counting at the same time as the horizontal blanking period T3.
  • the timing signal generation device reduces the counter counter for stopping the horizontal direction counter and the vertical direction counter at a predetermined time, and the number of bits of the counter.
  • a horizontal direction counter and a vertical direction counter are provided.
  • the number of bits of the horizontal direction counter and the vertical direction counter is reduced, so that the circuit scale is reduced. For this reason, power consumption is reduced and the circuit area is reduced (the frame is reduced).
  • the present invention is more effective in larger image formats (for example, SVGA, XGA, etc.) than just VGA display.
  • the effect is remarkable when the horizontal / vertical blanking period with a large number of pixels is short.
  • the force described by taking the case where both the horizontal direction counter and the vertical direction counter are counters having a small number of bits as an example is not limited to this configuration.
  • an embodiment in which it is sufficient if the number of bits of at least one of the horizontal counter and the vertical counter is small is included in the present invention.
  • a matrix type display device including the above-described timing signal generation device according to the present invention may also be included in the present invention.
  • the matrix display device include DMD, EL, FED, LED, PDP, and fluorescent display tube in addition to the above-described active matrix liquid crystal display device.
  • the timing signal generation device may be an IC chip, or may be monolithically formed on a substrate on which an image display element is formed.
  • an active matrix liquid crystal display device in which the timing signal generation device is monolithically formed on a substrate on which an image display element is formed is preferable.
  • the present invention is not limited to the above-described embodiment, and can be appropriately generalized based on the technical level at the time of the present application.
  • a method of driving a matrix display device including a timing signal generation device is also included in the present invention.
  • an electronic device arranged in an array, a driving circuit for driving the electronic device, and a timing signal generating device that generates a timing signal using a reference signal and outputs the timing signal to the driving circuit are provided.
  • a method including a step of stopping or terminating the counting of the counter means during a period from when an arbitrary reference signal is input until a power-order reference signal is input.
  • end counting means that when the counter has run out, a pulse indicating that the counter has run out is issued so that the signal generation circuit does not refer to the counter.
  • an electronic element arranged in a matrix a drive circuit for driving the electronic device, a horizontal reference signal, and a clock signal are used to generate a timing signal and output it to the drive circuit
  • a timing signal generator wherein the timing signal generator counts the number of clocks of the clock signal on the basis of the horizontal reference signal, and the horizontal direction Counter hand
  • a signal generating circuit for generating the plurality of timing signals according to the count output of the stage, and a horizontal direction counter means during a period in which an arbitrary horizontal reference signal is input and a power-order horizontal reference signal is input
  • a method including the step of stopping or terminating the counting operation is also included in the present invention.
  • an electronic element arranged in a matrix a driving circuit for driving the electronic element, a timing signal is generated using a vertical reference signal and a horizontal reference signal, and the driving circuit is generated.
  • a timing signal generating device for outputting the electronic device, wherein the timing signal generating device counts the number of pulses of the horizontal reference signal on the basis of the vertical reference signal; and
  • a signal generation circuit for generating the plurality of timing signals according to the count output of the vertical direction counter means, and the vertical direction counter means in a period during which the next vertical reference signal is input after an arbitrary vertical reference signal is input.
  • the method may include a step of stopping or terminating the counting operation of the direction counter means.
  • the present invention includes an electronic device arranged in a matrix, a vertical drive circuit and a horizontal drive circuit for driving the electronic device, and a horizontal reference for the vertical drive circuit and the horizontal drive circuit. And a timing signal generator that generates and outputs a plurality of timing signals according to the signal and the vertical reference signal, wherein the timing signal generator counts the number of clocks according to the horizontal reference signal.
  • the vertical counter means starts counting the number of power clocks by inputting a vertical reference signal, then stops or ends the count, and stops counting until the next reference signal is input. Or a step of controlling to continue to finish.
  • a plurality of timing signals are generated by using an electronic element arranged in a matrix, a driving circuit for driving the electronic element, a vertical reference signal, and a clock signal to generate the driving signal.
  • a timing signal generation device that outputs to a dynamic circuit, wherein the timing signal generation device counts the number of clocks of the clock signal based on the vertical reference signal
  • a signal generation circuit for generating the plurality of timing signals according to the count output of the counter means, and a period from when an arbitrary reference signal is input to when a power-order reference signal is input
  • the method may include a step of stopping or terminating the counting operation of the counter means.
  • an electronic element arranged in an array, a driving circuit for driving the electronic element, and a timing signal generating device that generates a timing signal using a reference signal and outputs the timing signal to the driving circuit
  • the timing signal generation device generates the timing signal in accordance with a counter unit that performs a counting operation using the reference signal as a reference, and a count output of the counter unit.
  • a signal generating circuit, wherein the counter means is less than the number of bits required to represent in binary a number obtained by dividing one period of the reference signal by one period of the signal counted by the counter means When the counter of the counter means has run out, the signal generator counts the number of signals counted by the counter means.
  • the present invention is applicable to other electronic devices in which electronic elements are arranged in an array. is there. That is, the present invention can be applied to fluorescent display tubes in which display elements are arranged in a line or matrix, scanners in which light receiving elements are arranged in a line or matrix, image processing ICs, fingerprint authentication devices, and the like.
  • the present invention can also be suitably applied to an imaging apparatus that uses the display element as an image receiving element by applying the configuration of the display element of the display device.
  • the timing signal generating device is an imaging device formed monolithically with the light receiving element.
  • the timing signal generating means can operate the counts of the horizontal direction counter means and the Z or vertical direction counter means for a predetermined period, and then stop them. For this reason, the operation stop period of the horizontal direction counter means and the Z or vertical direction counter means occurs, so that the power consumption can be reduced. Play.
  • the electronic device or matrix type display device using the timing signal generating means according to the present invention it is possible to provide an electronic device, matrix type display device or image receiving device in which the power consumption of the counter means is reduced. Can do.
  • the display elements are arranged in a single row or a matrix.
  • the display elements are arranged in a single row or a matrix.

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Abstract

　省電力化が可能なマトリクス型の表示装置におけるタイミング信号生成手段、及び該タイミング信号生成手段を備えるマトリクス型表示装置並びにその駆動方法を提供する。アクティブマトリクス型の液晶表示装置（１００）に備えられるタイミング信号生成装置（１０）において、クロック数をカウントする水平方向カウンタ（２）及び垂直方向カウンタ（３）と、水平方向カウンタ（２）及び垂直方向カウンタ（３）とを所定の時期に停止させる水平カウンタ停止回路（５）及び垂直カウンタ停止回路（６）を備えることにより、液晶表示装置（１００）の消費電力を低減することができる。

Description

タイミング信号生成回路、電子デバイス、表示装置、受像装置、及び駆動 方法
技術分野
[0001] 本発明は、タイミング信号生成装置、電子デバイス及び表示装置、並びに電子デ バイスの駆動方法に関するものであり、より詳細には、消費電力の低減化に資するタ イミング信号生成装置及び該タイミング信号生成装置を備える電子デバイス、表示装 置並びに電子デバイスの駆動方法に関するものである。
背景技術
[0002] 従来、アレイ状に電子素子が配置された表示画素を駆動する駆動回路を備えたも のの一例としてマトリクス状に画素が配置されたマトリクス型表示装置がある。このよう なマトリクス型表示装置の代表的なものとして、例えば、アクティブマトリクス型の液晶 表示装置がよく知られて 、る。
[0003] 図 4に、従来のアクティブマトリクス型の液晶表示装置の概略構成の一例を模式的 に表す図を示す。同図に示すように、液晶表示装置 500は、液晶表示パネル 501、 ソースドライバ 502、ゲートドライバ 503、液晶表示制御回路 504から構成される。
[0004] 液晶表示パネル 501は、基板上に表示用の画素電極と、該画素電極に電圧を印 加する TFTトランジスタとをマトリクス状に配置した液晶表示パネルである。ソースドラ ィバ 502は、液晶表示パネル 501の上辺に配置されており、ゲートドライバ 503は、 液晶表示パネル 501の左辺に配置されており、ソースドライバ 502にお!/、て水平方 向の 1ライン単位でラッチした表示データを DZA変換して階調電圧として液晶表示 パネル 501の画素電極に水平方向の 1ライン単位で上方から下方に順次書き込むこ とにより、画素電極と共通電極間に画素毎の電圧を印加し、印加電圧値に応じてそ の電極間の液晶の透過度を制御して表示するように構成されて ヽる。
[0005] 液晶表示制御回路 504は、画像表示のための各種タイミング信号を生成してソース ドライバ 502、ゲートドライバ 503を制御し、液晶表示パネル 501を駆動するものであ り、前記各種タイミング信号を生成するためのタイミング信号生成装置 300を備えて いる。
[0006] 図 5は、タイミング信号生成装置 300の構成を模式的に示す回路ブロック図である。
同図に示すように、タイミング信号生成装置 300は、カウンタ初期化回路 31、水平方 向カウンタ 32、垂直方向カウンタ 33、信号発生回路群 34を備えている。
[0007] カウンタ初期化回路 31は、水平基準信号 (以下「H 信号」）、垂直基準信号 (以
SYNC
下「V 信号」）、及びクロック信号 (以下「CLK信号」）を入力し、水平方向カウンタ
SYNC
32及び垂直方向カウンタ 33に対してそれぞれ制御信号を出力する。水平方向カウ ンタ 32は、 CLK信号を入力し、クロック数をカウントして、信号発生回路群 34の水平 デコーダ (不図示）に供給する。また、水平方向カウンタ 32は、カウンタ初期化回路 3 1から H 信号と同期した制御信号が供給された際に、カウントをリセットするように
SYNC
構成されている。垂直方向カウンタ 33は、 CLK信号、 H 信号を入力し、 H 信
SYNC SYNC
号パルス数を CLK信号に同期してカウントして、信号発生回路群 34の垂直デコーダ (不図示）に供給する。また、垂直方向カウンタ 33は、カウンタ初期化回路 31から V
SY
NC信号と同期した制御信号が供給された際に、カウントをリセットするように構成され ている。つまり、カウンタ初期化回路 31から出力される制御信号は、カウントリセット信 号として機能する。
[0008] 信号発生回路群 34は、液晶表示装置を駆動するための各種タイミング信号を発生 するための信号発生回路を複数備えている。具体的には、ソースドライバ 502のシフ トスタート信号 (以下「SSP信号」 )を発生する SSP回路 34a、ゲートドライバ 503のバ スライン選択スタート信号 (以下「GSP信号」）を発生する GSP回路 34b、ゲートドライ ノ 503のバスライン選択信号用シフトクロック信号 (以下「GCK信号」）を発生する GC K回路 34c、 COM信号及び映像信号の極性反転等の基信号として用いる極性選択 信号 (以下「FRP信号」）を発生する FRP回路 34d、ソースドライバ 502の走査方向切 り替え信号 (以下「LR信号」 )を発生する LR回路 34e、ゲートドライバ 503のノ スライ ン選択信号幅制御信号 (以下「PWC信号」 )を発生する PWC回路 34f、プリチャージ 制御信号 (以下「PCTL信号」）を発生する PCTL回路 34g、ゲートドライバ 503の走 查方向切り替え信号 (以下「UD信号」 )を発生する UD回路 34hを備えて 、る。
[0009] 図 6 (a)及び図 6 (b)は、上述したタイミング信号生成装置におけるタイミングチヤ一 トを示す図であり、図 6 (a)は水平方向のタイミングチャートであり、図 6 (b)は垂直方 向のタイミングチャートを示す図である。
[0010] まず、水平方向のタイミングチャートについて説明する。図 6 (a)に示す水平方向の タイミングチャートには、 H 信号、 SSP信号、 LR信号、 GCK信号、 PWC信号、 P
SYNC
CTL信号、 FRP信号、及び水平方向カウンタ 32の動作期間が示されている。
[0011] 同図に示すように、 SSP信号は、 H 信号が" Low"となり再び" High"となってか
SYNC
ら、すぐに変化点が発生するように構成されている。また、 LR信号、 GCK信号、 PW C信号、 PCTL信号、及び FRP信号は、 H 信号が" Low"となり再び" High"とな
SYNC
つてから、次の H 信号が" Low"になる少し前に変化点が発生するように構成され
SYNC
ている。
[0012] ここで、 H 信号が" Low"となり再び" High"となってから、次の H 信号が" L
SYNC SYNC
ow"となり再び" High"になるまでの期間、つまり映像信号の 1水平走査期間 T91に は、映像情報を含む映像信号を出力している水平有効表示期間 T92 (水平有効表 示エリア）と、水平ブランキング期間とが存在する。一般的に、 SSPの変化点が出力さ れて力 水平走査が終了するまでが水平有効表示期間 Τ92であり、任意の水平有 効表示期間 Τ92から次の水平有効表示期間 Τ92の間が水平ブランキング期間とな る。そして、 LR信号、 GCK信号、 PWC信号、 PCTL信号、及び FRP信号等の各種 タイミング信号は、水平ブランキング期間内に変化点が発生するように構成されてい る。
[0013] ここで、水平方向カウンタ 32は、信号発生回路群 34から出力される信号が必要と する位置（主に、変化点）まで、クロック数をカウントする必要がある。このため、水平 方向カウンタ 32は、 Η 信号が" Low"となり再び" High"となってから、次の H
SYNC SYNC
信号が" Low"となり再び" High"となるまで、つまり 1水平走査期間 T91中、連続して カウントする必要がある。つまり、水平方向カウンタ 32は、 1水平走査期間 T91中、力 ゥントを停止することなくカウントし続けることになる。
[0014] 次いで、垂直方向のタイミングチャートについて説明する。図 6 (b)に示す垂直方向 のタイミングチャートには、 V 信号、 H 信号、 SSP信号、 GCK信号、 PWC信
SYNC SYNC
号、 GSP信号、 PCTL信号、 UD信号、垂直有効表示期間 T95 (垂直有効表示エリ ァ）と垂直ブランキング期間 T96、及び垂直方向カウンタ 33の動作期間が示されて いる。
[0015] 本タイミングチャートでは、 V 信号が" Low"となり再び" High"となってから、次
SYNC
の V 信号が" Low"となり再び" High"になるまでの期間、つまり 1垂直走査期間 T
SYNC
94には、垂直有効表示期間 T95 (垂直有効表示エリア）と、最終段の水平映像信号 出力後から次の垂直走査期間 Τ94の初段の水平映像信号が入力されるまでの期間 に、垂直ブランキング期間 Τ96が存在する。
[0016] 垂直ブランキング期間 Τ96内では、低消費電力化のために、 SSP信号等の各種信 号を止めることが一般的であるため、図 6 (b)に示すように、 SSP信号、 GCK信号、 Ρ WC信号、及び PCTL信号は、垂直有効表示期間 Τ95内に変化点が発生するように 構成されている。また、 GSP信号は、 V 信号が" Low"となり再び" High"となって
SYNC
すぐに、変化点が発生するように構成されている。 UD信号は、 V
SYNC信号が" Low" となり再び" High"となってから、次の V 信号が" Low"となり再び" High"になる
SYNC
直前に、変化点が発生するように構成されている。
[0017] ここで、垂直方向カウンタ 33は、垂直ブランキング期間 T96の開始位置を割り出す 必要があるため、最低でも垂直有効表示期間 T95内はカウントする必要があり、通常 は垂直ブランキング期間 T96もカウントするように構成されている。このため、垂直方 向カウンタ 33も、水平方向カウンタ 32と同様に、 V 信号が" Low"となり再び" Hig
SYNC
h"となってから、次の V 信号が" Low"となり再び" High"となるまで、つまり 1垂直
SYNC
走査期間 T94中、連続してカウントするように設定されている。つまり、垂直方向カウ ンタ 33は、 1垂直走査期間 T94中、カウントを停止することなくカウントし続けることに なる。
[0018] ところで、近年、コンピュータや OA機器、移動端末機器等のように様々な機器に表 示装置が搭載されるようになってきている。このため、表示装置の省電力化'小型化 が命題となっている。特に、アクティブマトリクス型の液晶表示装置では、上述した液 晶表示制御装置 (駆動回路）における消費電力を低減させる技術が開発されている
[0019] 例えば、特開平 8 - 305316号公報 (公開：平成 8年（1996) 11月 22日）（以下「特 許文献 1」という）には、多結晶シリコン薄膜上にモノリシックに画素アレイと駆動回路 とを形成した画像表示装置のような駆動回路での消費電力の大きい画像表示装置 において、映像信号に含まれる垂直及び水平ブランキング期間に同期して、駆動回 路への信号の供給、或いはデータ信号線への信号の供給を停止することで、駆動回 路における消費電力を大幅に削減し得る画像表示装置が開示されている。
[0020] また、直接の省電力化のための技術ではないが、例えば、特開平 10— 11033号 公報 (公開：平成 10年（1998) 1月 16日）（以下「特許文献 2」 t 、う）には、電源投入 時液晶パネルに DC成分が印加される事を防止することを目的として、タイミングジェ ネレータと液晶表示パネルとの間に停止手段を介在させ、電源投入時にビデオドラ ィバから出力される映像信号が安定するまでの間、垂直スキャナ及び水平スキャナ に繰り返し入力される垂直スタートパルス及び水平スタートパルスの少なくとも一方を 停止して、不安定な映像信号が液晶画素に書き込まれることを防止する液晶表示装 置及びその駆動方法が開示されている。
[0021] 上述したように、従来のタイミング信号生成装置 300の構成では、水平方向カウンタ 32は 1水平走査期間中、また垂直方向カウンタ 33は 1垂直走査期間中、連続してク ロック数をカウントし続ける必要がある。このため、従来のタイミング信号生成装置 30 0の構成では、消費電力が増大してしまうという問題点があった。
[0022] し力しながら、タイミング信号生成装置 300のカウンタによる消費電力を抑える技術 については、これまで開発されていない。例えば、前記特許文献 1には、ブランキン グ期間には信号の供給を停止することで省電力化を図る技術が開示されており、特 許文献 2には、スタートパルスの供給を所定の時期に停止する技術について開示さ れている力 これらいずれの特許文献にもタイミング信号生成装置 300におけるカウ ンタによる消費電力を抑える技術にっ 、ては開示も示唆もされて!/、な 、。
[0023] このため、本発明者らは、液晶表示制御装置におけるタイミング信号生成装置内の カウンタによる消費電力を低減させるための技術の開発が必要であると考えた。さら に、タイミング信号生成装置は、マトリクス型の表示装置全般に用いられるものである ため、かかる問題点は、マトリクス型表示装置全般で潜在的に存在しているといえる。
[0024] 本発明は、前記の問題点に鑑みてなされたものであり、その目的は、省電力化が可 能なマトリクス型の表示装置におけるタイミング信号生成手段、及び該タイミング信号 生成手段を備えるマトリクス型表示装置並びにその駆動方法を提供することにある。 発明の開示
[0025] 本発明に係るタイミング信号生成装置は、前記課題を解決するために、基準信号 が少なくとも入力され、アレイ状に配置された電子素子を駆動するための駆動回路に 対してタイミング信号を出力するタイミング信号生成装置であって、前記基準信号を 基準としてカウント動作を行うカウンタ手段と、前記カウンタ手段のカウント出力に従つ て、前記タイミング信号を生成する信号発生回路と、任意の基準信号が入力された 後、次の基準信号が入力されるまでの間に、前記カウンタ手段のカウント動作を停止 させることができるカウント停止手段と、を備えることを特徴として ヽる。
[0026] 上記の構成によれば、カウント動作を要する期間にカウンタ手段のカウントを動作さ せ、その後停止させることができる。このため、カウンタ手段の動作停止期間が発生 するため、消費電力を低減させることができるという効果を奏する。
[0027] また、本発明に係るタイミング信号生成装置は、前記課題を解決するために、クロッ ク信号及び水平基準信号が少なくとも入力され、マトリクス状に配された電子素子を 駆動するための水平駆動回路に対してタイミング信号を出力するタイミング信号生成 装置であって、前記水平基準信号を基準としてクロック信号のカウント動作を行う水 平方向カウンタ手段と、前記水平方向カウンタ手段のカウント出力に従って、前記タ イミング信号を生成する信号発生回路と、任意の水平基準信号が入力されて力 次 の水平基準信号が入力される期間に、水平方向カウンタ手段のカウント動作を停止 させることができる水平カウンタ停止手段と、を備えることを特徴として 、る。
[0028] 上記の構成によれば、カウント動作を要する期間に水平方向カウンタ手段のカウン トを動作させ、その後停止させることができる。このため、水平方向カウンタ手段の動 作停止期間が発生するため、消費電力を低減させることができるという効果を奏する
[0029] また、本発明に係るタイミング信号生成装置は、前記課題を解決するために、水平 基準信号及び垂直基準信号が少なくとも入力され、マトリクス状に配された電子素子 を駆動するための垂直駆動回路に対してタイミング信号を出力するタイミング信号生 成装置であって、前記垂直基準信号を基準として前記水平基準信号のパルス数を力 ゥントする垂直方向カウンタ手段と、前記垂直方向カウンタ手段のカウント出力に従つ て、前記タイミング信号を生成する信号発生回路と、任意の垂直基準信号が入力さ れてから次の垂直基準信号が入力される期間に、垂直方向カウンタ手段のカウント 動作を停止させることができる垂直カウンタ停止手段と、を備えることを特徴として ヽ る。
[0030] 上記の構成によれば、カウント動作を要する期間に垂直方向カウンタ手段のカウン トを動作させ、その後停止させることができる。このため、垂直方向カウンタ手段の動 作停止期間が発生するため、消費電力を低減させることができるという効果を奏する
[0031] また、本発明に係るタイミング信号生成装置は、前記課題を解決するために、少な くとも水平基準信号、垂直基準信号及びクロック信号が入力され、マトリクス状に配さ れた電子素子を駆動するための水平駆動回路及び垂直駆動回路に対してタイミング 信号を生成し出力するタイミング信号生成装置であって、前記タイミング信号生成装 置は、水平基準信号を基準としてクロック信号のクロック数をカウントする水平方向力 ゥンタ手段と、垂直基準信号を基準として前記水平基準信号のパルス数をカウントす る垂直方向カウンタ手段と、前記水平方向カウンタ手段及び垂直方向カウンタ手段 のカウント出力に従って、タイミング信号を生成する信号発生回路と、を備えており、 さらに、前記タイミング信号生成装置は、任意の水平基準信号が入力されて力 次の 水平基準信号が入力される期間に、水平方向カウンタ手段のカウント動作を停止さ せることができる水平カウンタ停止手段と、任意の垂直基準信号が入力されて力 次 の垂直基準信号が入力される期間に、垂直方向カウンタ手段のカウント動作を停止 させることができる垂直カウンタ停止手段と、を備えることを特徴として 、る。
[0032] 上記の構成によれば、カウント動作を要する期間に水平方向カウンタ手段及び垂 直方向カウンタ手段のカウントを動作させ、その後停止させることができる。このため、 水平方向カウンタ手段及び垂直方向カウンタ手段の動作停止期間が発生するため、 消費電力を低減させることができるという効果を奏する。
[0033] また、本発明に係るタイミング信号生成装置は、前記課題を解決するために、クロッ ク信号及び垂直基準信号が入力され、マトリクス状に配された電子素子を駆動するた めの駆動回路に対してタイミング信号を出力するタイミング信号生成装置であって、 前記垂直基準信号を基準として前記クロック信号のクロック数をカウントする垂直カウ ンタ手段と、前記垂直カウンタ手段のカウント出力に従って、前記タイミング信号を生 成する信号発生回路と、任意の基準信号が入力されて力 次の基準信号が入力さ れるまでの期間に、垂直カウンタ手段のカウント動作を停止させることができる垂直力 ゥンタ停止手段と、を備えることを特徴としている。
[0034] 上記の構成によれば、カウント動作を要する期間に垂直方向カウンタ手段のカウン トを動作させ、その後停止させることができる。このため、垂直方向カウンタ手段の動 作停止期間が発生するため、消費電力を低減させることができるという効果を奏する
[0035] また、本発明に係るタイミング信号生成装置にお!ヽて、前記タイミング信号生成装 置は、前記水平基準信号が入力されてから、前記水平方向カウンタ手段のカウント 動作を開始し、タイミング信号の変化点を生成した後、水平カウンタ停止手段により 前記水平方向カウンタ手段のカウント動作を停止し、次の水平基準信号を入力する までカウント動作を停止し続ける制御部を含むことが好ましい。
[0036] 上記の構成によれば、水平方向カウンタ手段がカウントしている間に、信号発生回 路群は、タイミング信号において変化点を発生させる。このため、信号発生回路群か ら出力される信号が必要とする位置 (主に、変化点)まで確実にカウントすることがで きる。
[0037] また、本発明に係るタイミング信号生成装置にお!ヽて、前記タイミング信号生成装 置は、前記垂直基準信号が入力されてから、前記垂直方向カウンタ手段のカウント 動作を開始し、タイミング信号の変化点を生成した後、垂直カウンタ停止手段により 前記垂直方向カウンタ手段のカウント動作を停止し、次の垂直基準信号を入力する までカウント動作を停止し続ける制御部を含むことが好ましい。
[0038] 上記の構成によれば、タイミング信号の変化点が発生した後に、垂直方向カウンタ 手段のカウントを停止させる。通常、タイミング信号において変化点が発生した後、有 効表示エリアが始まる。垂直方向カウンタ手段は、有効表示エリアの開始位置を割り 出すことができれば、それ以降はカウントする必要がない。このため、それ以降の消 費電力の低減に寄与することができる。
[0039] また、本発明に係るタイミング信号生成装置にぉ 、て、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記信号発生回路は、前記 水平方向カウンタ手段がカウントを行っている期間内に、映像信号の 1水平走査期間 内に生成される全てのタイミング信号の変化点を発生させるものであることが好ま ヽ
[0040] 上記の構成によれば、水平方向カウンタ手段がカウントしている間に、信号発生回 路群は、タイミング信号において変化点を発生させる。このため、信号発生回路群か ら出力される信号が必要とする位置 (主に、変化点)まで確実にカウントすることがで きる。
[0041] また、本発明に係るタイミング信号生成装置において、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記水平カウンタ停止手段 は、任意の水平基準信号が入力し、映像信号の 1水平走査期間内に前記信号発生 回路にて生成される全てのタイミング信号において変化点が発生した時点から、新た な水平基準信号が入力されるまでの間に、前記水平方向カウンタ手段のカウントを 停止する期間を有するよう制御するものであることが好ましい。
[0042] 上記の構成によれば、水平方向カウンタ手段がカウントしている間に、信号発生回 路群は、タイミング信号において変化点を発生させる。このため、信号発生回路群か ら出力される信号が必要とする位置 (主に、変化点)まで確実にカウントすることがで きる。
[0043] また、本発明に係るタイミング信号生成装置にぉ 、て、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記垂直カウンタ停止手段 は、任意の垂直基準信号が入力し、映像信号の 1垂直走査期間内に前記信号発生 回路にて生成される全てのタイミング信号において変化点が発生した時点から、新た な垂直基準信号が入力されるまでの間に、前記垂直方向カウンタ手段のカウントを 停止する期間を有するよう制御するものであることが好ましい。
[0044] 上記の構成によれば、タイミング信号の変化点が発生した後に、垂直方向カウンタ 手段のカウントを停止させる。通常、タイミング信号において変化点が発生した後、有 効表示エリアが始まる。垂直方向カウンタ手段は、有効表示エリアの開始位置を割り 出すことができれば、それ以降はカウントする必要がない。このため、それ以降の消 費電力の低減に寄与することができる。
[0045] また、本発明に係るタイミング信号生成装置にぉ 、て、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記信号発生回路は、少な くとも水平駆動回路のシフトスタート信号を発生する回路を含む複数のタイミング信号 を発生するものであり、前記水平駆動回路のシフトスタート信号は、任意の水平基準 信号が入力した後、映像信号の 1水平走査期間内に前記信号発生回路にて生成さ れる全てのタイミング信号のうち、最も遅いタイミングで変化点が発生するように構成 されており、前記水平カウンタ停止手段は、任意の水平基準信号が入力し、前記信 号発生回路にて生成されるソース駆動回路のシフトスタート信号において変化点が 発生した後から、新たな水平基準信号が入力されるまでの間に、水平方向カウンタ 手段のカウントを停止する期間を有するよう制御されるものであることが好ましい。
[0046] 上記の構成によれば、 SSP信号において変化点が発生した後に、水平方向カウン タ手段のカウントを停止させる。 SSP信号において変化点が発生した後、有効表示 エリアが始まり、各種タイミング信号の変化点は発生しなくなるように構成されている。 このため、 SSP信号以降はカウントする必要がなぐそれ以降の消費電力の低減に 寄与することができる。
[0047] また、本発明に係るタイミング信号生成装置において、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記信号発生回路は、少な くとも垂直駆動回路のシフトスタート信号を発生する回路を含む複数のタイミング信号 を発生するものであり、前記垂直カウンタ停止手段は、任意の垂直基準信号が入力 し、前記信号発生回路にて生成される垂直駆動回路のシフトスタート信号において 変化点が発生した後から、新たな水平基準信号が入力されるまでの間に、垂直方向 カウンタ手段のカウントを停止する期間を有するよう制御されるものであることが好まし い。
[0048] 上記の構成によれば、 GSP信号において変化点が発生した後に、垂直方向カウン タ手段のカウントを停止させる。通常、 GSP信号において変化点が発生した後、有効 表示エリアが始まる。垂直方向カウンタ手段は、有効表示エリアの開始位置を割り出 すことができれば、それ以降はカウントする必要がない。このため、それ以降の消費 電力の低減に寄与することができる。
[0049] また、本発明に係るタイミング信号生成装置にぉ 、て、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記タイミング信号生成装 置は、任意の水平基準信号が入力した後、映像信号の水平ブランキング期間が始ま り、その後水平有効表示期間へ移行し、次の水平基準信号が入力するまで当該水 平有効表示期間が継続するように設定されており、前記水平カウンタ停止手段は、 水平方向カウンタ手段が少なくとも水平ブランキング期間はカウントを行い、その後、 次の水平基準信号が入力するまでの間にカウントを停止する期間を有するように制 御するものであることが好まし 、。
[0050] 上記の構成によれば、信号発生回路は、水平基準信号が入力した後すぐに始まる 水平ブランキング期間内にて、 1水平走査期間内に発生する全てのタイミング信号に おいて変化点を発生させるように構成されている。この場合、水平方向カウンタ手段 は、少なくとも、この水平ブランキング期間はカウントを行い、その後所定の時期に力 ゥントを停止することにより、信号発生回路から出力される信号の変化点の発生タイミ ングまでを確実にカウントすることができ、その後カウントを停止することで消費電力を 低減できる。
[0051] また、本発明に係るタイミング信号生成装置において、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記タイミング信号生成装 置は、任意の垂直基準信号が入力した後、映像信号の垂直ブランキング期間が始ま り、その後垂直有効表示期間へ移行し、次の垂直基準信号が入力するまで当該垂 直有効表示期間が継続するように設定されており、前記垂直カウンタ停止手段は、 垂直方向カウンタ手段が少なくとも垂直ブランキング期間はカウントを行い、その後、 次の垂直基準信号が入力するまでの間にカウントを停止する期間を有するように制 御するものであることが好まし 、。
[0052] 上記の構成によれば、垂直方向カウンタ手段は、少なくとも垂直ブランキング期間 カウントを行う。垂直方向カウンタ手段は、垂直有効表示期間（垂直有効表示エリア） の開始位置を割り出せる位置までカウントを続ける必要があるが、この場合、少なくと も垂直ブランキング期間カウントを行えば、垂直有効表示期間（垂直有効表示エリア） の開始位置を割り出すことができる。したがって、垂直ブランキング期間が終了した時 点以降の任意の位置で垂直方向カウンタ手段を停止することにより、消費電力を低 減することができる。
[0053] また、本発明に係るタイミング信号生成装置において、前記前記マトリクス状に配さ れた電子素子は、マトリクス状に配された表示画素であって、前記タイミング信号生 成装置は、任意の水平基準信号が入力した後、映像信号の水平ブランキング期間 が始まり、その後水平有効表示期間へ移行し、次の水平基準信号が入力するまで当 該水平有効表示期間が継続するように設定されており、前記水平カウンタ停止手段 は、水平方向カウンタ手段は水平ブランキング期間のみカウントを行い、その後、次 の水平基準信号が入力するまで間はカウントを停止するように制御するものであるこ とが好ましい。
[0054] 上記の構成によれば、水平方向カウンタ手段は、水平ブランキング期間だけカウン トを行う。このため、水平ブランキング期間が終了した時点以降の任意の位置で水平 方向カウンタ手段を停止するため、省電力化を図ることができる。なお、この場合、水 平方向カウンタ手段は、水平有効表示開始位置を割り出すために機能することにな る。
[0055] また、本発明に係るタイミング信号生成装置において、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記タイミング信号生成装 置は、任意の水平基準信号が入力した後、映像信号の水平ブランキング期間が始ま り、その後水平有効表示期間へ移行し、次の水平基準信号が入力するまで当該水 平有効表示期間が継続するように設定されており、前記水平カウンタ停止手段は、 水平方向カウンタ手段は水平ブランキング期間のみカウントを行い、その後、次の水 平基準信号が入力するまで間はカウントを停止するように制御するものであることが 好ましい。
[0056] 上記の構成によれば、垂直方向カウンタ手段は、垂直ブランキング期間だけカウン トを行う。このため、垂直ブランキング期間が終了した時点以降では、カウント動作を 停止するため、省電力化を図ることができる。
[0057] また、本発明に係るタイミング信号生成装置は、前記課題を解決するために、基準 信号が少なくとも入力され、アレイ状に配された電子素子を駆動するための駆動回路 に対して信号を出力するタイミング信号生成装置であって、前記基準信号を基準とし てカウント動作を行うカウンタ手段と、前記カウンタ手段のカウント出力に従って、前 記タイミング信号を生成する信号発生回路と、を備え、前記カウンタ手段は、前記基 準信号の 1周期をカウンタ手段がカウントする信号の 1周期で割った数を 2進数で表 現するのに必要なビット数よりも、少な 、ビット数で形成されて 、ることを特徴として ヽ る。
[0058] 上記の構成によれば、水平方向カウンタ手段のビット (bit)数が減るので、回路規 模を小さくできる。このため、低消費電力化が可能になるとともに、回路面積力 、さく なるという効果もある。さらに、水平方向カウンタ手段から信号発生回路への配線量 を低減させることもでき、回路面積 (額縁面積)の縮小化が可能となる。
[0059] また、本発明に係るタイミング信号生成装置は、前記課題を解決するために、基準 信号が少なくとも入力され、マトリクス状に配された電子素子を駆動するための駆動 回路に対してタイミング信号を出力するタイミング信号生成装置であって、基準信号 を基準としてカウント動作を行うカウンタ手段と、前記カウンタ手段のカウント出力に従 つて、前記タイミング信号を生成する信号発生回路と、を備え、前記カウンタ手段は、 前記基準信号の 1周期をカウンタ手段がカウントする信号の 1周期で割った数を 2進 数で表現するのに必要なビット数よりも、少な 、ビット数で形成されて 、ることを特徴と している。
[0060] 上記の構成によれば、水平方向カウンタ手段のビット (bit)数が減るので、回路規 模を小さくできる。このため、低消費電力化が可能になるとともに、回路面積力 、さく なるという効果もある。さらに、水平方向カウンタ手段から信号発生回路への配線量 を低減させることもでき、回路面積 (額縁面積)の縮小化が可能となる。
[0061] また、本発明に係るタイミング信号生成装置において、前記水平方向カウンタ手段 は、 1水平走査期間をクロック信号の周期で割った数を 2進数で表現するのに必要な ビット数より少な 、ビット数のカウンタを用いて 、るものであることが好まし！/、。
[0062] 上記の構成によれば、水平方向カウンタ手段のビット (bit)数が減るので、回路規 模を小さくできる。このため、低消費電力化が可能になるとともに、回路面積力 、さく なるという効果もある。さらに、水平方向カウンタ手段から信号発生回路への配線量 を低減させることもでき、回路面積 (額縁面積)の縮小化が可能となる。
[0063] また、本発明に係るタイミング信号生成装置において、前記垂直方向カウンタ手段 は、 1垂直走査期間を水平走査期間で割った数を 2進数で表現するのに必要なビッ ト数より少な 、ビット数のカウンタを用いて!/、るものであることが好まし！/、。
[0064] 上記の構成によれば、水平方向カウンタ手段のビット (bit)数が減るので、回路規 模を小さくできる。このため、低消費電力化が可能になるとともに、回路面積力 、さく なるという効果もある。さらに、水平方向カウンタ手段から信号発生回路への配線量 を低減させることもでき、回路面積 (額縁面積)の縮小化が可能となる。
[0065] また、本発明に係るタイミング信号生成装置において、前記垂直方向カウンタ手段 は、 1垂直走査期間をクロック信号の 1周期で割った数を 2進数で表現するのに必要 なビット数より少な 、ビット数のカウンタを用いて！/、るものであることが好まし！/、。
[0066] 上記の構成によれば、水平方向カウンタ手段のビット (bit)数が減るので、回路規 模を小さくできる。このため、低消費電力化が可能になるとともに、回路面積力 、さく なるという効果もある。さらに、水平方向カウンタ手段から信号発生回路への配線量 を低減させることもでき、回路面積 (額縁面積)の縮小化が可能となる。
[0067] また、本発明に係るタイミング信号生成装置にぉ 、て、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記タイミング信号生成装 置は、任意の水平基準信号が入力した後、映像信号の水平ブランキング期間が始ま り、その後水平有効表示期間へ移行し、次の水平基準信号が入力するまで当該水 平有効表示期間が継続するように設定されており、前記水平カウンタ停止手段は、 前記水平ブランキング期間が終了した時点から前記水平方向カウンタ手段における カウンタが振り切れるまでの間に、水平方向カウンタ手段のカウントを停止させるもの であることが好ましい。
[0068] 上記の構成によれば、簡便かつ正確にカウントを停止することができる。 [0069] また、本発明に係るタイミング信号生成装置にぉ 、て、前記マトリクス状に配された 電子素子は、マトリクス状に配された表示画素であって、前記タイミング信号生成装 置は、任意の垂直基準信号が入力した後、映像信号の垂直ブランキング期間が始ま り、その後垂直有効表示期間へ移行し、次の垂直基準信号が入力するまで当該垂 直有効表示期間が継続するように設定されており、前記垂直カウンタ停止手段は、 前記垂直ブランキング期間が終了した時点から前記垂直方向カウンタ手段における カウンタが振り切れるまでの所定の時期に、垂直方向カウンタ手段のカウントを停止 させるものであることが好まし!/、。
[0070] 上記の構成によれば、簡便かつ正確にカウントを停止することができる。
[0071] また、本発明に係る電子デバイスは、上述の ヽずれかに記載のタイミング信号生成 装置を備えて 、ることを特徴として 、る。
[0072] 上記の構成によれば、所定の期間だけカウンタ手段のカウントを動作させ、その後 停止させることができる。このため、カウンタ手段の動作停止期間が発生するため、電 子デバイスの消費電力を低減させることができるという効果を奏する。
[0073] また、本発明に係る表示装置は、上述の 、ずれかに記載のタイミング信号生成装 置を備えて 、ることを特徴として 、る。
[0074] 上記の構成によれば、所定の期間だけカウンタ手段のカウントを動作させ、その後 停止させることができる。このため、カウンタ手段の動作停止期間が発生するため、表 示装置の消費電力を低減させることができるという効果を奏する。
[0075] また、本発明に係る表示装置において、前記タイミング信号生成装置は、画像表示 素子が形成されて 、る基板上にモノリシックに形成されて 、ることが好ま 、。
[0076] また、本発明に係る受像装置は、上述のいずれかに記載のタイミング信号生成装 置を備え、前記タイミング信号生成装置は、受像素子が形成されている基板上にモノ リシックに形成されて 、ることを特徴として 、る。
[0077] 上記の構成によれば、所定の期間だけカウンタ手段のカウントを動作させ、その後 停止させることができる。このため、カウンタ手段の動作停止期間が発生するため、受 像装置の消費電力を低減させることができるという効果を奏する。
[0078] また、本発明に係る電子デバイスの駆動方法は、前記の課題を解決するために、ァ レイ状に配された電子素子と、当該電子素子を駆動するための駆動回路と、基準信 号を用いてタイミング信号を生成し前記駆動回路に対して出力するタイミング信号生 成装置と、を備える電子デバイスの駆動方法であって、前記タイミング信号生成装置 は、前記基準信号を基準としてカウント動作を行うカウンタ手段と、前記カウンタ手段 のカウント出力に従って、前記タイミング信号を生成する信号発生回路とを備えてお り、任意の基準信号が入力されて力 次の基準信号が入力されるまでの期間に、力 ゥンタ手段のカウントを停止又は終了させるステップを含むことを特徴としている。
[0079] 上記の方法によれば、電子デバイスに設けられるカウント手段の消費電力を低減す ることができる。なお、「カウントを終了」とは、カウンタが振り切れた場合に、振り切れ たことを示すパルスを出して信号発生回路がカウンタを参照しないようにすることをい
[0080] また、本発明に係る電子デバイスの駆動方法は、前記の課題を解決するために、マ トリタス状に配された電子素子と、当該電子デバイスを駆動するための駆動回路と、 水平基準信号及びクロック信号を用いてタイミング信号を生成し前記駆動回路に対 して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法であって 、前記タイミング信号生成装置は、前記水平基準信号を基準として前記クロック信号 のクロック数をカウントする水平方向カウンタ手段と、前記水平方向カウンタ手段の力 ゥント出力に従って、前記複数のタイミング信号を生成する信号発生回路と、を備え ており、任意の水平基準信号が入力されて力 次の水平基準信号が入力される期間 に、水平方向カウンタ手段のカウント動作を停止又は終了させるステップを含むことを 特徴としている。
[0081] 上記の方法によれば、電子デバイスに設けられるカウント手段の消費電力を低減す ることができる。なお、「カウントを終了」とは、カウンタが振り切れた場合に、振り切れ たことを示すパルスを出して信号発生回路がカウンタを参照しないようにすることをい
[0082] また、本発明に係る電子デバイスの駆動方法は、マトリクス状に配された電子素子と 、当該電子素子を駆動するための駆動回路と、垂直基準信号及び水平基準信号を 用いてタイミング信号を生成し前記駆動回路に対して出力するタイミング信号生成装 置と、を備える電子デバイスの駆動方法であって、前記タイミング信号生成装置は、 前記垂直基準信号を基準として前記水平基準信号のパルス数をカウントする垂直方 向カウンタ手段と、前記垂直方向カウンタ手段のカウント出力に従って、前記複数の タイミング信号を生成する信号発生回路と、を備えており、任意の垂直基準信号が入 力されて力も次の垂直基準信号が入力される期間に、垂直方向カウンタ手段のカウ ント動作を停止又は終了させるステップを含むことを特徴としている。
[0083] 上記の方法によれば、電子デバイスに設けられるカウント手段の消費電力を低減す ることがでさる。
[0084] また、本発明に係る電子デバイスの駆動方法は、マトリクス状に配された電子素子と 、当該電子素子を駆動するための垂直駆動回路及び水平駆動回路と、当該垂直駆 動回路及び水平駆動回路に対して、水平基準信号及び垂直基準信号に従って、複 数のタイミング信号を生成し出力するタイミング信号生成装置と、を備える電子デバィ スの駆動方法であって、前記タイミング信号生成装置は、水平基準信号に従ってクロ ック数をカウントする水平方向カウンタ手段と、垂直基準信号に従ってクロック数を力 ゥントする垂直方向カウンタ手段と、を備えており、前記水平方向カウンタ手段を、前 記水平基準信号を入力して力 クロック数のカウントを開始し、その後にカウントを停 止又は終了させ、次の基準信号を入力するまでカウントを停止又は終了し続けるよう に制御するステップと、前記垂直方向カウンタ手段を、垂直基準信号を入力してから クロック数のカウントを開始し、その後にカウントを停止又は終了させ、次の基準信号 を入力するまでカウントを停止又は終了し続けるように制御するステップと、を含むこ とを特徴としている。
[0085] 上記の方法によれば、電子デバイスに設けられるカウント手段の消費電力を低減す ることがでさる。
[0086] また、本発明に係る電子デバイスの駆動方法は、マトリクス状に配された電子素子と 、当該電子素子を駆動するための駆動回路と、垂直基準信号及びクロック信号を用 いて複数のタイミング信号を生成し前記駆動回路に対して出力するタイミング信号生 成装置と、を備える電子デバイスの駆動方法であって、前記タイミング信号生成装置 は、前記垂直基準信号を基準として前記クロック信号のクロック数をカウントするカウ ンタ手段と、前記カウンタ手段のカウント出力に従って、前記複数のタイミング信号を 生成する信号発生回路とを備えており、任意の基準信号が入力されて力 次の基準 信号が入力されるまでの期間に、カウンタ手段のカウント動作を停止又は終了させる ステップを含むことを特徴として 、る。
[0087] 上記の方法によれば、電子デバイスに設けられるカウント手段の消費電力を低減す ることがでさる。
[0088] また、本発明に係る電子デバイスの駆動方法は、アレイ状に配された電子素子と、 当該電子素子を駆動するための駆動回路と、基準信号を用いてタイミング信号を生 成し前記駆動回路に対して出力するタイミング信号生成装置と、を備えた電子デバィ スの駆動方法であって、前記タイミング信号生成装置は、前記基準信号を基準として カウント動作を行うカウンタ手段と、前記カウンタ手段のカウント出力に従って、前記タ イミング信号を生成する信号発生回路と、を備え、前記カウンタ手段は、前記基準信 号の 1周期をカウンタ手段がカウントする信号の 1周期で割った数を 2進数で表現す るのに必要なビット数よりも、少ないビット数で形成されており、前記カウンタ手段の力 ゥンタが振り切れると、信号発生回路に対してカウンタ手段のカウントした信号数を参 照しな 、ように制御信号が出力されるステップを含むことを特徴として 、る。
[0089] 上記の方法によれば、電子デバイスに設けられるカウント手段の消費電力を低減す ることがでさる。
図面の簡単な説明
[0090] [図 1]本実施の一形態に係るタイミング信号生成装置 (TG)の構成を模式的に示す 回路ブロック図である。
[図 2(a)]本実施の一形態に係るタイミング信号生成装置における水平方向のタイミン グチャートを示す図である。
[図 2(b)]本実施の一形態に係るタイミング信号生成装置における垂直方向のタイミン グチャートを示す図である。
[図 3]本実施の一形態に係るアクティブマトリクス型液晶表示装置の概略構成の一例 を模式的に表す図である。
[図 4]従来のアクティブマトリクス型の液晶表示装置の概略構成の一例を模式的に表 す図である。
[図 5]従来のタイミング信号生成装置の構成を模式的に示す回路ブロック図である。
[図 6(a)]従来のタイミング信号生成装置における水平方向のタイミングチャートを示す 図である。
[図 6(b)]従来のタイミング信号生成装置における垂直方向のタイミングチャートを示す 図である。
発明を実施するための最良の形態
[0091] 〔実施の形態 1〕
本発明の一実施形態について図 1〜図 3に基づいて説明すると以下の通りである。
[0092] 図 3に、本実施の一形態に係るアクティブマトリクス型液晶表示装置の概略構成の 一例を模式的に表す図を示す。同図に示すように、液晶表示装置 (液晶モジュール） 100は、タイミング信号生成装置 (タイミングジェネレータ；以下「TG」） 10、電源回路 11、液晶表示制御回路 (以下「LCDC」と称する） 12、ビデオ回路 13、ドライバ回路 1 4、画素アレイ 15を備えている。
[0093] 画素アレイ 15は、基板上に表示用の画素電極と、該画素電極に電圧を印加する T FTトランジスタとをマトリクス状に配置した液晶表示パネルであり、画像表示素子とし て機能するものである。ドライバ回路 14は、ソースドライバ (水平駆動回路） 14a、ゲー トドライバ (垂直駆動回路） 14bを備えている。
[0094] ソースドライバ 14aは、例えば、画素アレイ 15の上辺に配置され、ゲートドライバ 14 bは、画素アレイ 15の左辺に配置され、ソースドライバ 14aにおいて水平方向の 1ライ ン単位でラッチした表示データを DZA変換して階調電圧として前記画素アレイ 15の 画素電極に水平方向の 1ライン単位で上方から下方に順次書き込むことにより、画素 電極と共通電極間に画素毎の電圧を印加し、印加電圧値に応じてその電極間の液 晶の透過度を制御して表示するように構成されて ヽる。
[0095] また、電源回路 11は、ビデオ回路 13、ドライバ回路 14、及び画素アレイ 15に電源 を供給するための回路である。 LCDC12は、 TG10に対して基準信号 (水平基準信 号 (以下「H 信号」 )及び垂直基準信号 (以下「V 信号」 ) )及びクロック信号（
SYNC SYNC
以下「CLK信号」）を出力するとともに、デジタル映像信号をビデオ回路 13に対して 出力するものである。
[0096] TG10は、前記基準信号に従って、各種のタイミング信号を生成し、ビデオ回路 13 又はドライバ回路 14に対して供給するものである。このタイミング信号には、例えば、 ソースドライバ 14aのシフトスタート信号（以下「SSP信号」）、ソースドライバ 14aの走 查方向切り替え信号 (以下「LR信号」）、ゲートドライバ 14bのバスライン選択信号用 シフトクロック信号 (以下「GCK信号」）、ゲートドライバのバスライン選択信号幅制御 信号 (以下「PWC信号」 )、プリチャージ制御信号 (以下「PCTL信号」 )、極性選択信 号 (以下「FRP信号」）、ゲートドライバ 14bのバスライン選択スタート信号 (以下「GSP 信号」 )、ゲートドライバ 14bの走査方向切り替え信号 (以下「UD信号」 )等が挙げら れる。なお、ここでいう FRP信号は、 COM信号、映像信号の極性反転等の基信号と して用いている。
[0097] ビデオ回路 13は、液晶駆動用のアナログ映像信号をドライバ回路 14に供給するも のである。ドライバ回路 14は、 TG10及びビデオ回路 13からの各種信号に基づいて 、画素アレイ 15を駆動する。つまり、ゲートドライバ 14bは GSPに応じて動作し液晶画 素の各行を順次選択し、ソースドライバ 14aは、 SSPに応じて動作し、順次映像信号 を液晶画素の各列に分配して、選択された行の液晶画素に書き込み、画素アレイ 15 に画像が表示される。
[0098] 次に、本発明の特徴的な部分である TG10について説明する。 TG10は、少なくと も水平基準信号、垂直基準信号及びクロック信号が入力され、マトリクス状に配され た表示画素を駆動するための水平駆動回路及び垂直駆動回路に対してタイミング信 号を生成し出力するタイミング信号生成装置として機能するものである。本明細書で は、表示画素として、液晶表示素子を例に挙げて説明する力 これに限定されるもの ではなぐマトリクス型の表示画素であれば広く適用可能である。なお、前記水平基 準信号及び垂直基準信号は、例えば、外部コンピュータ等力 供給されるように構成 されていてもよい。
[0099] 図 1は、 TG10の構成を模式的に示す回路ブロック図である。 TG10は、図 1に示す ように、カウンタ初期化回路 1、水平方向カウンタ 2、垂直方向カウンタ 3、信号発生回 路群 4、水平カウンタ停止回路 5、垂直カウンタ停止回路 6を備えている。 [0100] カウンタ初期化回路 1は、 H 信号、 V 信号、及び CLK信号を入力し、水平
SYNC SYNC
方向カウンタ 2、垂直方向カウンタ 3、水平カウンタ停止回路 5、及び垂直カウンタ停 止回路 6に対してそれぞれ制御信号を出力する。
[0101] 水平方向カウンタ 2は、 CLK信号を入力し、クロック数をカウントして、信号発生回 路群 4の水平デコーダ (不図示)及び水平カウンタ停止回路 5に供給する。また、水 平方向カウンタ 2は、カウンタ初期化回路 1から制御信号が供給された際に、クロック 数のカウントをリセットするように構成されている。つまり、カウンタ初期化回路 1から水 平方向カウンタ 2に供給される制御信号は、 H 信号と同期しており、カウントリセッ
SYNC
ト信号として機能する。このため、水平方向カウンタ 2は、 H 信号〖こ従ってクロック
SYNC
数をカウントする水平方向カウンタ手段として機能するものであるといえる。
[0102] 垂直方向カウンタ 3は、 CLK信号を入力し、クロック数をカウントして、信号発生回 路群 4の垂直デコーダ (不図示)及び垂直カウンタ停止回路 6に供給する。また、垂 直方向カウンタ 3は、カウンタ初期化回路 1から制御信号が供給された際に、クロック 数のカウントをリセットするように構成されている。つまり、カウンタ初期化回路 1から垂 直方向カウンタ 3に供給される制御信号は、 V 信号と同期しており、カウントリセッ
SYNC
ト信号として機能する。このため、垂直方向カウンタ 3は、 V 信号に従ってクロック
SYNC
数をカウントする垂直方向カウンタ手段として機能するものであるといえる。
[0103] 水平カウンタ停止回路 5は、水平方向カウンタ 2が、 H 信号を入力して力 クロッ
SYNC
ク数のカウントを開始し、その後所定の時期にカウントを停止し、次の H 信号を入
SYNC
力するまでカウントを停止し続けるように制御する水平カウンタ停止手段として機能す るものである。具体的には、水平カウンタ停止回路 5は、水平方向カウンタ 2からの力 ゥント出力に基づき、水平方向カウンタ 2のカウントを停止させる所定のタイミングにな ると、水平方向カウンタ 2のカウントを停止させるように構成されている。なお、水平力 ゥンタ停止回路 5が、水平方向カウンタ 2のカウントを停止させる所定の時期（所定の タイミング）については後述する。
[0104] 垂直カウンタ停止回路 6は、垂直方向カウンタ 3が V 信号を入力して力 クロック
SYNC
数のカウントを開始し、その後所定の時期にカウントを停止し、次の垂直基準信号 V
S
を入力するまでカウントを停止し続けるように制御する垂直カウンタ停止手段とし
YNC て機能するものである。具体的には、垂直カウンタ停止回路 6は、垂直方向カウンタ 3 からのカウント出力に基づき、垂直方向カウンタ 3のカウントを停止させる所定のタイミ ングになると、垂直方向カウンタ 3のカウントを停止させるように構成されている。なお 、垂直カウンタ停止回路 6が、垂直方向カウンタ 3のカウントを停止させる所定の時期 (所定のタイミング）については後述する。
[0105] 本実施の形態では、水平カウンタ停止回路 5及び垂直カウンタ停止回路 6は、水平 方向カウンタ 2及び垂直方向カウンタ 3の外部に設けている力 この構成に限られるも のではなぐ例えば、水平方向カウンタ 2及び垂直方向カウンタ 3をそれぞれ水平カウ ンタ停止回路 5及び垂直カウンタ停止回路 6の内部に一体ィ匕して設けることもできる。
[0106] 信号発生回路群 4は、水平方向カウンタ 2及び垂直方向カウンタ 3のカウント出力に 従って、複数のタイミング信号を生成する信号発生回路群であり、液晶表示装置 100 を駆動するための各種制御信号を発生するための信号発生回路を複数備えている 。ここでは、 SSP信号を発生する SSP回路 4a、 GSP信号を発生する GSP回路 4b、 G CK信号を発生する GCK回路 4c、 COM信号、映像信号の極性反転等の基信号と して用いる FRP信号を発生する FRP回路 4d、 LR信号を発生する LR回路 4e、 PWC 信号を発生する PWC回路 4f、 PCTL信号を発生する PCTL回路 4g、 UD信号を発 生する UD回路 4hを備えている。なお、信号発生回路群 4が備える信号発生回路の 種類は、前記のものに限定されるものではなぐ従来公知のマトリクス型の表示装置 に利用可能な信号発生回路を好適に組み合わせることができる。
[0107] 図 2 (a)及び図 2 (b)は、上述した TG10におけるタイミングチャートを示す図であり 、図 2 (a)は水平方向のタイミングチャートであり、図 2 (b)は垂直方向のタイミングチヤ ートを示す図である。
[0108] まず、水平方向力も説明する。図 2 (a)に示す水平方向のタイミングチャートには、 H 信号、 SSP信号、 LR信号、 GCK信号、 PWC信号、 PCTL信号、 FRP信号、
SYNC
及び水平方向カウンタ 2の動作期間が示されている。同図に示すように、 LR信号、 G CK信号、 PWC信号、 PCTL信号、及び FRP信号は、 H 信号が" Low"となって
SYNC
から、すぐに変化点が発生するように構成されて 、る。また、 SSP信号は、 H 信
SYNC
号が" Low"となって、 LR信号、 GCK信号、 PWC信号、 PCTL信号、及び FRP信号 の変化点が発生した後に、変化点が発生するように構成されて 、る。
[0109] ここで、任意の H 信号が入力してから、次の新たな H 信号が入力するまで
SYNC SYNC
の期間は、映像信号の 1水平走査期間 T1である。本実施の形態における映像信号 の 1水平走査期間 T1、つまり、 H 信号が" Low"となってから、次の H 信号が
SYNC SYNC
"Low"になるまでの期間には、映像情報を含む映像信号を出力している水平有効 表示期間 T2 (水平有効表示エリア）と、水平ブランキング期間 Τ3とが存在する。 LR 信号、 GCK信号、 PWC信号、 PCTL信号、及び FRP信号は、水平ブランキング期 間 Τ3内にて変化点を発生するように構成されており、また、 SSP信号において変化 点が発生した後、水平有効表示期間 Τ2が始まるため、図中 SSP信号の波形の上方 に矢印で示す期間が水平有効表示期間 Τ2となる。
[0110] 水平方向カウンタ 2は、信号発生回路群 4から出力される信号が必要とする位置（ 主に、変化点が発生する位置)まで、クロック数をカウントする必要がある。本実施の 形態の場合、水平方向カウンタ 2は、 Η 信号が" Low"となってから、 SSP信号に
SYNC
おいて変化点が発生するまでの期間、少なくともクロック数をカウントする必要がある 。つまり、本実施の形態の場合、水平方向カウンタ 2は、少なくとも水平ブランキング 期間 T3はカウントする必要がある。
[0111] 水平方向カウンタ 2がカウントする必要がない期間では、水平方向カウンタ 2のカウ ントを停止することで消費電力を低減できる。つまり、水平カウンタ停止回路 5によつ て、映像信号の 1水平走査期間 T1内に、信号発生回路群 4にて生成される全てのタ イミング信号において変化点が発生した後から、新たな H 信号が入力されるまで
SYNC
の間の時期に、水平方向カウンタ 2のカウントを停止するよう制御すれば、消費電力 を低減することができる。
[0112] より詳細には、本実施の形態に示すように、 TG10力 任意の H 信号が入力し
SYNC
た後、映像信号の水平ブランキング期間 T3が始まり、その後水平有効表示期間 T2 へ移行し、次の H 信号が入力するまで当該水平有効表示期間 T2が
SYNC «I続するよ うに設定されている場合、水平カウンタ停止回路 5は、水平方向カウンタ 2が少なくと も水平ブランキング期間 T3の間はカウントを行い、その後、次の H 信号が入力す
SYNC
るまでの所定の時期にカウントを停止するように制御すればよい。つまり、水平カウン タ停止回路 5の機能を一般ィヒすると、任意の水平基準信号が入力し、映像信号の 1 水平走査期間 T1内に前記信号発生回路にて生成される全てのタイミング信号にお いて変化点が発生した時点から、新たな水平基準信号が入力されるまでの間に、前 記水平方向カウンタ手段のカウントを停止する期間を有するよう制御するものであれ ばよい。
[0113] なお、水平方向カウンタ 2は、少なくとも前記期間はカウントする必要があるが、それ 以上の期間カウントしてもよいことはいうまでもない。ただし、水平方向カウンタ 2の力 ゥントの時間が増加すれば、それだけ消費電力も増加するため、水平方向カウンタ 2 のカウントする期間はできるだけ短い方がよぐ水平ブランキング期間 T3だけカウント するように構成されることが好ましい。つまり、水平カウンタ停止回路 5は、水平方向力 ゥンタ 2が水平ブランキング期間 T3だけカウントを行い、その後カウントを停止するよ うに制御するものであることが好ま 、。
[0114] これを換言すれば、信号発生回路群 4は、水平方向カウンタ 2がカウントを行ってい る期間内に、映像信号の 1水平走査期間 T1内に生成される全てのタイミング信号に ぉ 、て変化点を発生させるものであると 、える。
[0115] また、信号発生回路群 4において、水平ブランキング期間 T3と水平有効表示期間 T2との切り替えタイミング付近に信号の変化点が発生する SSP信号を基準に考える こともできる。この場合、信号発生回路群 4は、少なくとも SSP信号を発生する SSP回 路 4aを備えており、前記 SSP信号は、任意の水平基準信号が入力した後、映像信 号の 1水平走査期間 T1内に前記信号発生回路群にて生成される全てのタイミング 信号のうち、最も遅いタイミングで変化点が発生するように構成されており、水平カウ ンタ停止回路 5は、任意の H 信号が入力し、信号発生回路群 4の SSP回路 4aに
SYNC
て生成される SSP信号において変化点が発生した時点から、新たな H 信号が入
SYNC
力されるまでの間の所定の時期に、水平方向カウンタ 2のカウントを停止するよう制御 するものであると表現できる。
[0116] なお、 1水平走査期間 T1は、 H 信号が" Low"となってから、次の H 信号が
SYNC SYNC
"Low"になるまでの期間である例を説明したが、本発明はこれに限定されない。 1水 平走査期間 T1は、 H 信号が" Low"となり再び" High"となって力 、次の H
SYNC SYNC 信号が" Low"となり再び" High"になるまでの期間であってもよい。また、 H 信号
SYNC
は、図 2 (a)に示す H 信号の" High"と" Low"とを反転させた同一のデューティー
SYNC
比を有する信号にしてもょ 、。
[0117] 次いで、垂直方向について説明する。図 2 (b)に示す垂直方向のタイミングチャート には、 V 信号、 H 信号、 SSP信号、 GCK信号、 PWC信号、 GSP信号、 PCT
SYNC SYNC
L信号、 UD信号、垂直有効表示期間 T5 (垂直有効表示エリア)と垂直ブランキング 期間 Τ6、及び垂直方向カウンタ 3の動作期間が示されている。
[0118] 本タイミングチャートでは、 V 信号が" Low"となってから、次の V 信号が" L
SYNC SYNC
ow"になるまでの期間、つまり 1垂直走査期間 T4には、垂直有効表示期間 T5 (垂直 有効表示エリア）と、垂直ブランキング期間 Τ6とが存在する。
[0119] 図 2 (b)に示すように、 SSP信号及び PCTL信号は、垂直有効表示期間 Τ5内に変 化点が発生するように構成されている。また、 GCK信号及び PWC信号は、主として 垂直有効表示期間 Τ5内に変化点が発生するものである力 垂直ブランキング期間 Τ 6内にもわずかに変化点が発生している。 GSP信号は、 V 信号が" Low"となった
SYNC
後、垂直ブランキング期間 T6が始まり、この垂直ブランキング期間 T6と垂直有効表 示期間 T5との切り換え間際に変化点が発生するように構成されている。 UD信号も、 V 信号が" Low"となった後、垂直ブランキング期間 T6が始まり、この垂直ブラン
SYNC
キング期間 T6と垂直有効表示期間 T5との切り換え間際に、変化点が発生するように 構成されているが、 GSP信号における変化点の発生タイミングより早く変化点が発生 するように構成されている。なお、垂直ブランキング期間 T6内では、低消費電力化の ために、 SSP信号等の各種信号を止めることが一般的であるため、このようなタイミン グチャートとなる。
[0120] つまり、本実施の形態における TG10は、任意の V 信号が入力した後、映像信
SYNC
号の垂直ブランキング期間 T6が始まり、その後垂直有効表示期間 T5へ移行し、次 の V 信号が入力するまで当該垂直有効表示期間 T5が継続するように設定され
SYNC
ている。
[0121] ここで、垂直ブランキング期間 T6と垂直有効表示期間 T5とが切り替わるタイミング 、つまり、垂直有効表示期間 T5の開始位置を割り出す必要があるため、垂直方向力 ゥンタ 3は、少なくとも垂直ブランキング期間 T6はカウントを行う必要がある。そして、 垂直方向カウンタ 3によって垂直有効表示期間 Τ5の開始位置を割り出された後は、 垂直方向カウンタ 3を停止させれば、消費電力を低減することができる。
[0122] したがって、垂直カウンタ停止回路 6は、垂直方向カウンタ 3が少なくとも垂直ブラン キング期間 Τ6の間はカウントを行い、その後、次の V 信号が入力するまでの所
SYNC
定の時期にカウントを停止するように制御する。さらに、垂直カウンタ停止回路 6は、 垂直方向カウンタ 3が垂直ブランキング期間 T6だけカウントを行い、その後カウントを 停止するように制御するものであることが好ましい。この場合、より消費電力を低減す ることができるためである。
[0123] このような、垂直カウンタ停止回路 6の機能を一般ィヒして表現すると、任意の垂直基 準信号が入力し、映像信号の 1垂直走査期間 T4内に前記信号発生回路にて生成さ れる全てのタイミング信号にぉ 、て変化点が発生した時点から、新たな垂直基準信 号が入力されるまでの間に、前記垂直方向カウンタ手段のカウントを停止する期間を 有するよう制御するものであればょ ヽと 、える。
[0124] また、信号発生回路群 4において、垂直ブランキング期間 T6と垂直有効表示期間 T5との切り替えタイミング付近に信号の変化点が発生する GSP信号を基準に考える こともできる。この場合、信号発生回路群 4は、少なくともゲート駆動回路のシフトスタ ート信号 (GSP)を発生する回路 4bを備えており、垂直カウンタ停止回路 6は、任意 の V 信号が入力され、信号発生回路群 4にて生成される GSP信号において変化
SYNC
点が発生した後から、新たな V 信号が入力されるまでの間の時期に、当該垂直
SYNC
方向カウンタ 3のカウントを停止するよう制御するものであると表現できる。
[0125] なお、 1垂直走査期間 T4は、 Y 信号が" Low"となってから、次の Y 信号が
SYNC SYNC
"Low"になるまでの期間である例を説明したが、本発明はこれに限定されない。 1垂 直走査期間 T4は、 Y 信号が" Low"となり再び" High"となって力 、次の Y
SYNC SYNC
信号が" Low"となり再び" High"になるまでの期間であってもよい。また、 Y 信号
SYNC
は、図 2 (b)に示す Y 信号の" High"と" Low"とを反転させた同一のデューティー
SYNC
比を有する信号にしてもょ 、。
[0126] 以上のように、本実施の形態に係る TG10及び該 TG10を備える液晶表示装置 10 0は、所定の期間だけ水平方向カウンタ 2及び垂直方向カウンタ 3を動作させた後、 停止させるためのカウンタ停止手段 (水平カウンタ停止回路 5、垂直カウンタ停止回 路 6)を備えている。このため、水平方向カウンタ 2及び垂直方向カウンタ 3の動作期 間を短くすることができ、その分だけ消費電力を低減させることができる。
[0127] さらに、水平方向カウンタ 2及び垂直方向カウンタ 3におけるカウント数を低減させる ことができるため、水平方向カウンタ 2及び垂直方向カウンタ 3から TG10への配線量 を減少（例えば、パネルレイアウト上）させることができる。したがって、回路面積の縮 小 (額縁が小さくなる）を達成することができる。
[0128] また、図 1のブロック図中、水平カウンタ停止回路 5及び垂直カウンタ停止回路 6か ら信号発生回路群 4に向けて配線を設けることもできる。
[0129] また、信号発生回路群 4内において判定するカウンタのビット数が減るため、信号 発生回路群 4内での信号変化点位置の検出回路を小さくできる。これも回路面積の 縮小につながる。
[0130] 力！]えて、水平方向カウンタ 2又は垂直方向カウンタ 3が同期カウンタの場合、ビット 数減少により、 CLK信号を送信するラインへの負荷を減少させることもでき、低消費 電力化、回路面積の縮小 (額縁が小さくなる ZCLKラインバッファの小型化)を図るこ とがでさる。
[0131] なお、本発明において、水平方向カウンタ及び垂直方向カウンタは、同期カウンタ であってもよいし、非同期カウンタであってもよい。また、本実施の形態ではノイナリ 一カウンタを用いているが、これに限られるものではなぐ BCDカウンタでも同様の結 果が得られる力 より好適には、バイナリーカウンタが好ましい。
[0132] なお、本実施の形態では、水平カウンタ停止回路 5及び垂直カウンタ停止回路 6を 両方備える TG10について説明したが、消費電力の低減という本発明の目的を達成 するためには、水平カウンタ停止回路 5及び垂直カウンタ停止回路 6の少なくとも一 方を備えていればよぐ水平カウンタ停止回路 5及び垂直カウンタ停止回路 6のどち らか一方を備える TG10や表示装置も本発明に含まれる。
[0133] また、本発明は、上述した実施形態に限られるものではなぐ本出願当時の技術水 準に基づき、適宜一般ィ匕することが可能である。例えば、マトリクス型の液晶表示装 置だけでなぐ本発明に係るタイミング信号生成装置は、基準信号が少なくとも入力 され、アレイ状に配置された電子素子を駆動するための駆動回路に対してタイミング 信号を出力する構成のものにも適用可能である。この場合、本発明に係るタイミング 信号生成装置は、前記基準信号を基準としてカウント動作を行うカウンタ手段と、前 記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発生回 路と、任意の基準信号が入力された後、次の基準信号が入力されるまでの間に、前 記カウンタ手段のカウント動作を停止させることができるカウント停止手段と、を備える 構成となる。
[0134] なお、本明細書において、「アレイ状」とは、 1列に配置されたもの及びマトリクス状 に配置されたものの双方を含む概念で用いる。
[0135] また、クロック信号及び水平基準信号が少なくとも入力され、マトリクス状に配された 電子素子を駆動するための水平駆動回路に対してタイミング信号を出力するタイミン グ信号生成装置も本発明に含まれ得る。この場合、本発明に係るタイミング信号生成 装置は、前記水平基準信号を基準としてクロック信号のカウント動作を行う水平方向 カウンタ手段と、前記水平方向カウンタ手段のカウント出力に従って、前記タイミング 信号を生成する信号発生回路と、任意の水平基準信号が入力されてから次の水平 基準信号が入力される期間に、水平方向カウンタ手段のカウント動作を停止させるこ とができる水平カウンタ停止手段と、を備える構成となる。
[0136] また、水平基準信号及び垂直基準信号が少なくとも入力され、マトリクス状に配され た電子素子を駆動するための垂直駆動回路に対してタイミング信号を出力するタイミ ング信号生成装置も本発明に含まれる。この場合、この場合、本発明に係るタイミン グ信号生成装置は、前記垂直基準信号を基準として前記水平基準信号のパルス数 をカウントする垂直方向カウンタ手段と、前記垂直方向カウンタ手段のカウント出力に 従って、前記タイミング信号を生成する信号発生回路と、任意の垂直基準信号が入 力されて力も次の垂直基準信号が入力される期間に、垂直方向カウンタ手段のカウ ント動作を停止させることができる垂直カウンタ停止手段と、を備える構成となる。
[0137] また、上述の技術を組み合わせた構成のタイミング信号生成装置も本発明に含ま れる。具体的には、少なくとも水平基準信号、垂直基準信号及びクロック信号が入力 され、マトリクス状に配された電子素子を駆動するための水平駆動回路及び垂直駆 動回路に対してタイミング信号を生成し出力するタイミング信号生成装置である。この 場合、本発明に係るタイミング信号生成装置は、水平基準信号を基準としてクロック 信号のクロック数をカウントする水平方向カウンタ手段と、垂直基準信号を基準として 前記水平基準信号のパルス数をカウントする垂直方向カウンタ手段と、前記水平方 向カウンタ手段及び垂直方向カウンタ手段のカウント出力に従って、タイミング信号を 生成する信号発生回路と、任意の水平基準信号が入力されてから次の水平基準信 号が入力される期間に、水平方向カウンタ手段のカウント動作を停止させることがで きる水平カウンタ停止手段と、任意の垂直基準信号が入力されて力 次の垂直基準 信号が入力される期間に、垂直方向カウンタ手段のカウント動作を停止させることが できる垂直カウンタ停止手段と、を備える構成となる。
[0138] さらに、クロック信号及び垂直基準信号が入力され、マトリクス状に配された電子素 子を駆動するための駆動回路に対してタイミング信号を出力するタイミング信号生成 装置であってもよい。この場合、本発明に係るタイミング信号生成装置は、前記垂直 基準信号を基準として前記クロック信号のクロック数をカウントする垂直カウンタ手段 と、前記垂直カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信 号発生回路と、任意の基準信号が入力されて力 次の基準信号が入力されるまでの 期間に、垂直カウンタ手段のカウント動作を停止させることができる垂直カウンタ停止 手段と、を備える構成となる。
[0139] また、前記タイミング信号生成装置は、前記水平基準信号が入力されてから、前記 水平方向カウンタ手段のカウント動作を開始し、タイミング信号の変化点を生成した 後、水平カウンタ停止手段により前記水平方向カウンタ手段のカウント動作を停止し 、次の水平基準信号を入力するまでカウント動作を停止し続けるように制御されても よい。
[0140] また、前記タイミング信号生成装置は、前記垂直基準信号が入力されてから、前記 垂直方向カウンタ手段のカウント動作を開始し、タイミング信号の変化点を生成した 後、垂直カウンタ停止手段により前記垂直方向カウンタ手段のカウント動作を停止し 、次の垂直基準信号を入力するまでカウント動作を停止し続けるように制御されても よい。
[0141] 〔実施の形態 2〕
本発明の他の一実施形態について説明すると以下の通りである。なお、本実施の 形態において、前記実施形態 1における構成要素と同一の機能を有する構成要素 については、同一の符号を付し、その説明を省略する。本実施の形態では、前記実 施形態 1との相違点について説明するものとする。
[0142] 前記実施形態 1は、水平方向カウンタ 2及び垂直方向カウンタ 3を所定の時期に停 止させ、消費電力の低減を図るものである。この場合、水平方向カウンタ 2及び垂直 方向カウンタ 3において、停止させる期間はカウントを行わないため、停止させる期間 分だけビット数のより少な 、カウンタを用いることができる。
[0143] そこで、本実施の形態では、水平方向カウンタ 2'及び垂直方向カウンタ 3'を所定 の時期に停止させ、消費電力の低減を図るものであって、さらに、停止させる期間分 だけ水平方向カウンタ 2'及び垂直方向カウンタ 3 'のカウンタのビット数を低減させた 形態について説明する。なお、前記水平方向カウンタ 2'及び垂直方向カウンタ 3'以 外の構成は、実施形態 1と同様である。以下、理解を容易にするために、 VGA画像 を表示する場合を例に挙げて説明する。
[0144] アクティブマトリクス型の液晶表示装置において、 VESA準拠 60Hzの VGA画像を 表示する場合、ブランキング期間も含めた画像エリアは、ドットクロック 25.175MHz で、 800ドット（水平方向） X 525ライン（垂直方向）となる。この 800、 525を 2進数で 表現する場合、それぞれ lObit必要である。なお、有効表示期間（有効映像エリア） は、 640ドット（水平方向） X 480ライン (垂直方向）である。
[0145] 上述したように、 TG10が備える水平方向カウンタ 2及び垂直方向カウンタ 3には、 信号発生回路群 4から出力される各タイミング信号が必要とする位置 (主に、変化点） までカウントする必要がある。
[0146] ここで、まず従来の液晶表示装置が備える水平方向カウンタ及び垂直方向カウンタ について説明する。水平方向に関して、図 6 (a)に示すように、 GCK信号、 FRP信号 は、 H 信号が" Low"となってから次の H 信号が" Low"になる少し前に変化
SYNC SYNC
点が発生するように構成されている。これらの信号は、通常、ブランキング期間内にあ るため、 GCK信号、 FRP信号において変化点が発生する位置は、 641以上 800以 下の位置となる。したがって、従来の液晶表示装置における水平方向カウンタは、 10 bit必要になる。
[0147] 次に、垂直方向に関して説明すると、上述したように、垂直ブランキング期間 T96内 では、低消費電力化のために、 SSP信号を停止すると考える。図 6 (b)に示すように、 SSP信号を出力させなくなる位置 (変化点を発生させなくなる位置）は、 V 信号が
SYNC
"Low"となってから、次の V 信号が" Low"となる少し前にある。ここで、垂直方向
SYNC
カウンタは、垂直ブランキング期間 T96の開始位置を検出するために、有効表示エリ ァの水平本数はカウントしなければならないので、 481以上 525以下のカウントが必 要になる。したがって、従来の液晶表示装置における垂直方向カウンタは、 9bitか 1 Obit必要になる。
[0148] 次いで、本実施の形態に係る液晶表示装置について説明する。本実施の形態でも 従来の場合と同様に考えることができる。すなわち、図 2 (a)に示すように、水平方向 に関して、 GCK信号や FRP信号等の変化点は、 H 信号がー且" Low"となり" Hi
SYNC
gh"となって力もすぐの位置に発生するように構成されている。そして、変化点の発生 タイミングが一番遅 、のが SSP信号と 、うことになる。
[0149] これらの信号の変化点の発生位置は、通常、ブランキング期間 T3内にあるため、 最大 160までカウントすると全ての信号が変化点をむかえることになる。このため、従 来では lObitのカウンタが必要であった力 本実施の形態に係る水平方向カウンタ 2 'は、少なくとも 8bitのカウンタを用いていればよい。なお、水平方向カウンタ 2'は、そ のカウンタが振り切れた時点でカウントを停止し、再び H 信号が" Low"になるま
SYNC
で、動作を停止し続ける。その間、 TG10からの出力信号もベタ信号となる。
[0150] また、垂直方向に関しても同様に、 V 信号が "Low"となってから、垂直ブランキ
SYNC
ング期間 T6が始まり、その後、垂直有効表示期間 T5 (有効表示エリア）が、次の V
SY
信号が" Low"となるまで続くように構成されて 、る。従来の液晶表示装置にぉ ヽて
NC
は、垂直方向カウンタは、垂直ブランキング期間 T6の開始位置を割り出すための存 在であつたが、本実施の形態では逆に、垂直有効表示期間 T5の開始位置を割り出 すための存在となる。この場合、垂直方向カウンタ 3'は、少なくとも垂直ブランキング 期間 T6である 45のカウントを行えばよぐ少なくとも 6bitのカウンタを用いていればよ い。
[0151] 以上のことを一般化して表現すると、水平方向カウンタ 2は、 1水平走査期間 T1をク ロック信号の 1周期で割った数を 2進数で表現するのに必要なビット数より少ないビッ ト数のカウンタを用いているものであればよいが、さらに、水平方向カウンタ 2は、少な くとも水平ブランキング期間 T3を 2進数で表現するのに必要なビット数以上のカウン タを用いて 、ることがより好適である。
[0152] また、本実施の形態のように、任意の H 信号が入力した後、映像信号の水平ブ
SYNC
ランキング期間 T3が始まり、その後水平有効表示期間 T2へ移行し、次の H 信号
SYNC
が入力するまで当該水平有効表示期間 T2が «I続するように設定されている場合、 水平カウンタ停止回路 5は、前記水平ブランキング期間 T3が経過した後から水平方 向カウンタ 2におけるカウンタが振り切れるまでの所定の時期に或いは振り切れるとそ れに伴って、水平方向カウンタ 2のカウントを停止させるものであることが好ましい。例 えば、水平カウンタ停止回路 5の最も簡単な構成としては、水平方向カウンタ 2におけ るカウンタが振り切れると、水平方向カウンタ 2のカウントを停止させるような構成を挙 げることができ、その他では、水平ブランキング期間 T3が経過した、数クロック後〖こ力 ゥントを停止させるような構成や、水平方向カウンタ 2が振り切れカウント動作を終了 すると、信号発生回路群は水平方向カウンタ 2がカウントしている値を参照しないよう にしておく構成などが挙げられる。なお、低消費電力の観点力 すれば、水平ブラン キング期間 T3の経過と同時にカウントを停止させることがより望ましい。
[0153] また、垂直方向カウンタ 3は、 1垂直走査期間 T4を水平走査期間 T1で割った数を 2進数で表現するのに必要なビット数より少な 、ビット数のカウンタを用いて 、るもの であればよいが、さら〖こ、垂直方向カウンタ 3は、少なくとも垂直ブランキング期間 T6 を水平走査期間 T1で割った数を 2進数で表現するのに必要なビット数以上のカウン タを用いて 、ることがより好適である。
[0154] また、本実施の形態のように、任意の V 信号が入力した後、映像信号の垂直ブ
SYNC
ランキング期間 T6が始まり、その後垂直有効表示期間 T5へ移行し、次の V 信号
SYNC
が入力するまで当該垂直有効表示期間 T5が継続するように設定されている場合、 垂直カウンタ停止回路 6は、前記垂直ブランキング期間 T6が経過した後から垂直方 向カウンタ 3におけるカウンタが振り切れるまでの所定の時期に或いは振り切れるとそ れに伴って、垂直方向カウンタ 3のカウントを停止させるものであることが好ましい。例 えば、垂直カウンタ停止回路 6の最も簡単な構成としては、垂直方向カウンタ 3におけ るカウンタが振り切れると、垂直方向カウンタ 3のカウントを停止させるような構成を挙 げることができる。その他では、水平ブランキング期間 T3が経過した数クロック後に力 ゥントを停止させるような構成が挙げられる。なお、低消費電力の観点力 すれば、 水平ブランキング期間 T3の経過と同時にカウントを停止させることがより望ましい。
[0155] 以上のように、本実施の形態に係るタイミング信号生成装置は、水平方向カウンタ 及び垂直方向カウンタを所定の時期に停止させるためのカウンタ停止手段と、カウン タのビット数を低減させた水平方向カウンタ及び垂直方向カウンタとを備えるものであ る。
[0156] このため、前記実施形態 1が奏する効果に加えて、水平方向カウンタ及び垂直方 向カウンタのビット数が減るので、回路規模力 、さくなる。このため、低消費電力化が 図られるとともに、回路面積の縮小 (額縁が小さくなる）という効果を奏する。
[0157] また、ビット数を低減させた水平方向カウンタ 2及び Z又は垂直方向カウンタ 3を備 える場合には、カウント動作を終了すると信号発生回路群は垂直方向カウンタ 3が力 ゥントして 、る値を参照しな 、ようにしておく構成に変形しうる。このように変形しても、 既にカウントを終えているために、カウンタを動作し続けるものに比べて低消費電力 化が図られるとともに、回路面積の縮小 (額縁が小さくなる）という効果を奏する。また 、信号発生回路群 4も誤動作することがない。
[0158] なお、ここまで、 VGA表示の場合を例に挙げて説明してきた力 本発明は、 VGA 表示だけでなぐより大きい画像フォーマット (例えば、 SVGAや XGA等)ではさらに 効果があり、特に独自の画像フォーマットで、画素数が多ぐ水平 ·垂直ブランキング 期間が短い場合の効果が顕著である。
[0159] また、本実施の形態では、水平方向カウンタ及び垂直方向カウンタの両方がビット 数の少ないカウンタの場合を例に挙げて説明した力 この構成に限定されるものでは ない。すなわち、消費電力の低減及び回路面積の縮小という目的を達成するために は、水平方向カウンタ及び垂直方向カウンタの少なくとも一方のビット数が少なけれ ばよぐカゝかる実施形態も本発明に含まれる。
[0160] 最後に、上述した本発明に係るタイミング信号生成装置を備えるマトリクス型表示装 置も本発明に含まれ得る。ここで、マトリクス型表示装置としては、上述したアクティブ マトリクス型の液晶表示装置以外にも、例えば、 DMDや EL、 FED、 LED、 PDP、蛍 光表示管等を挙げることができる。
[0161] また、前記タイミング信号生成装置は、 ICチップであってもよ 、し、また、画像表示 素子が形成されている基板上にモノリシックに形成されていてもよい。特に、画像表 示素子が形成されている基板上に、前記タイミング信号生成装置がモノリシックに形 成されているアクティブマトリクス型の液晶表示装置とすると好適である。
[0162] また、本発明は、上述した実施形態に限られるものではなぐ本出願当時の技術水 準に基づき、適宜一般ィ匕することが可能である。
[0163] さらに、タイミング信号生成装置を備えるマトリクス型表示装置を駆動する方法も本 発明に含まれる。例えば、アレイ状に配された電子素子と、当該電子素子を駆動する ための駆動回路と、基準信号を用いてタイミング信号を生成し前記駆動回路に対し て出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法であって、 前記タイミング信号生成装置は、前記基準信号を基準としてカウント動作を行うカウン タ手段と、前記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する 信号発生回路とを備えており、任意の基準信号が入力されて力 次の基準信号が入 力されるまでの期間に、カウンタ手段のカウントを停止又は終了させるステップを含む 方法を挙げることができる。
[0164] ここで、「カウントを終了」とは、カウンタが振り切れた場合に、振り切れたことを示す パルスを出して信号発生回路がカウンタを参照しないようにすることである。
[0165] また、マトリクス状に配された電子素子と、当該電子デバイスを駆動するための駆動 回路と、水平基準信号及びクロック信号を用いてタイミング信号を生成し前記駆動回 路に対して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法で あって、前記タイミング信号生成装置は、前記水平基準信号を基準として前記クロッ ク信号のクロック数をカウントする水平方向カウンタ手段と、前記水平方向カウンタ手 段のカウント出力に従って、前記複数のタイミング信号を生成する信号発生回路と、 を備えており、任意の水平基準信号が入力されて力 次の水平基準信号が入力され る期間に、水平方向カウンタ手段のカウント動作を停止又は終了させるステップを含 む方法も本発明に含まれる。
[0166] また、マトリクス状に配された電子素子と、当該電子素子を駆動するための駆動回 路と、垂直基準信号及び水平基準信号を用いてタイミング信号を生成し前記駆動回 路に対して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法で あって、前記タイミング信号生成装置は、前記垂直基準信号を基準として前記水平 基準信号のパルス数をカウントする垂直方向カウンタ手段と、前記垂直方向カウンタ 手段のカウント出力に従って、前記複数のタイミング信号を生成する信号発生回路と 、を備えており、任意の垂直基準信号が入力されてから次の垂直基準信号が入力さ れる期間に、垂直方向カウンタ手段のカウント動作を停止又は終了させるステップを 含む方法であってもよい。
[0167] また、上述の技術を組み合わせた態様であってもよ!/、。すなわち、本発明には、マ トリタス状に配された電子素子と、当該電子素子を駆動するための垂直駆動回路及 び水平駆動回路と、当該垂直駆動回路及び水平駆動回路に対して、水平基準信号 及び垂直基準信号に従って、複数のタイミング信号を生成し出力するタイミング信号 生成装置と、を備える電子デバイスの駆動方法であって、前記タイミング信号生成装 置は、水平基準信号に従ってクロック数をカウントする水平方向カウンタ手段と、垂直 基準信号に従ってクロック数をカウントする垂直方向カウンタ手段と、を備えており、 前記水平方向カウンタ手段を、前記水平基準信号を入力してからクロック数のカウン トを開始し、その後にカウントを停止又は終了させ、次の基準信号を入力するまで力 ゥントを停止又は終了し続けるように制御するステップと、前記垂直方向カウンタ手段 を、垂直基準信号を入力して力 クロック数のカウントを開始し、その後にカウントを停 止又は終了させ、次の基準信号を入力するまでカウントを停止又は終了し続けるよう に制御するステップと、を含む方法も含まれる。
[0168] さらに、マトリクス状に配された電子素子と、当該電子素子を駆動するための駆動回 路と、垂直基準信号及びクロック信号を用いて複数のタイミング信号を生成し前記駆 動回路に対して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方 法であって、前記タイミング信号生成装置は、前記垂直基準信号を基準として前記ク ロック信号のクロック数をカウントするカウンタ手段と、前記カウンタ手段のカウント出 力に従って、前記複数のタイミング信号を生成する信号発生回路とを備えており、任 意の基準信号が入力されて力 次の基準信号が入力されるまでの期間に、カウンタ 手段のカウント動作を停止又は終了させるステップを含む方法であってもよい。
[0169] また、アレイ状に配された電子素子と、当該電子素子を駆動するための駆動回路と 、基準信号を用いてタイミング信号を生成し前記駆動回路に対して出力するタイミン グ信号生成装置と、を備えた電子デバイスの駆動方法であって、前記タイミング信号 生成装置は、前記基準信号を基準としてカウント動作を行うカウンタ手段と、前記カウ ンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発生回路と、を 備え、前記カウンタ手段は、前記基準信号の 1周期をカウンタ手段がカウントする信 号の 1周期で割った数を 2進数で表現するのに必要なビット数よりも、少ないビット数 で形成されており、前記カウンタ手段のカウンタが振り切れると、信号発生回路に対し てカウンタ手段のカウントした信号数を参照しな 、ように制御信号が出力されるステツ プを含む方法も本発明に含まれ得る。
[0170] また、以上の実施の形態には、マトリクス状に画素を備えるアクティブ型表示装置を 例示したが、本発明はアレイ状に電子素子が配置されている他の電子デバイスにも 適用可能である。すなわち、一列又はマトリクス状に表示素子が配置された蛍光表示 管、一列又はマトリクス状に受光素子が配列されているスキャナ、その他、画像処理 I C、指紋認証装置等にも適用しうる。また、表示装置の表示素子の構成を応用して、 表示素子を受像素子として使用する撮像装置についても本発明は好適に適用でき る。この場合、表示装置の場合と同様にタイミング信号生成装置を受光素子とモノリ シックに形成した撮像装置とするとさらに好適である。
[0171] 本発明に係るタイミング信号生成手段は、以上のように、所定の期間だけ水平方向 カウンタ手段及び Z又は垂直方向カウンタ手段のカウントを動作させ、その後停止さ せることができる。このため、水平方向カウンタ手段及び Z又は垂直方向カウンタ手 段の動作停止期間が発生するため、消費電力を低減させることができるという効果を 奏する。
[0172] また、本発明にかかるタイミング信号生成手段を用いた電子デバイス又はマトリクス 型表示装置によれば、カウンタ手段の消費電力が低減した電子デバイス又はマトリク ス型表示装置あるいは受像装置を提供することができる。
[0173] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0174] 以上のように、本発明は、液晶、 PDP、有機 EL、 LED, FED, DMD等の各種表 示素子を用いたマトリクス型の表示装置の他、一列又はマトリクス状に表示素子が配 置された蛍光表示管、一列又はマトリクス状に受光素子が配列されて 、るスキャナ等 、アレイ状の電子素子が配置された電子デバイス全般に適用でき、いずれにおいて も消費電力の低減を達成することができる。また、その他、広範な産業上の利用可能 '性がある。

Claims

請求の範囲
[1] 基準信号が少なくとも入力され、アレイ状に配置された電子素子を駆動するための 駆動回路に対してタイミング信号を出力するタイミング信号生成装置であって、 前記基準信号を基準としてカウント動作を行うカウンタ手段と、
前記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発 生回路と、
任意の基準信号が入力された後、次の基準信号が入力されるまでの間に、前記力 ゥンタ手段のカウント動作を停止させることができるカウント停止手段と、を備えること を特徴とするタイミング信号生成装置。
[2] クロック信号及び水平基準信号が少なくとも入力され、マトリクス状に配された電子 素子を駆動するための水平駆動回路に対してタイミング信号を出力するタイミング信 号生成装置であって、
前記水平基準信号を基準としてクロック信号のカウント動作を行う水平方向カウンタ 手段と、
前記水平方向カウンタ手段のカウント出力に従って、前記タイミング信号を生成す る信号発生回路と、
任意の水平基準信号が入力されて力 次の水平基準信号が入力される期間に、水 平方向カウンタ手段のカウント動作を停止させることができる水平カウンタ停止手段と 、を備えることを特徴とするタイミング信号生成装置。
[3] 水平基準信号及び垂直基準信号が少なくとも入力され、マトリクス状に配された電 子素子を駆動するための垂直駆動回路に対してタイミング信号を出力するタイミング 信号生成装置であって、
前記垂直基準信号を基準として前記水平基準信号のパルス数をカウントする垂直 方向カウンタ手段と、
前記垂直方向カウンタ手段のカウント出力に従って、前記タイミング信号を生成す る信号発生回路と、
任意の垂直基準信号が入力されて力 次の垂直基準信号が入力される期間に、垂 直方向カウンタ手段のカウント動作を停止させることができる垂直カウンタ停止手段と 、を備えることを特徴とするタイミング信号生成装置。
[4] 少なくとも水平基準信号、垂直基準信号及びクロック信号が入力され、マトリクス状 に配された電子素子を駆動するための水平駆動回路及び垂直駆動回路に対してタ イミング信号を生成し出力するタイミング信号生成装置であって、
前記タイミング信号生成装置は、
水平基準信号を基準としてクロック信号のクロック数をカウントする水平方向カウン タ手段と、
垂直基準信号を基準として前記水平基準信号のパルス数をカウントする垂直方 向カウンタ手段と、
前記水平方向カウンタ手段及び垂直方向カウンタ手段のカウント出力に従って、 タイミング信号を生成する信号発生回路と、を備えており、
さらに、前記タイミング信号生成装置は、
任意の水平基準信号が入力されて力 次の水平基準信号が入力される期間に、 水平方向カウンタ手段のカウント動作を停止させることができる水平カウンタ停止手 段と、
任意の垂直基準信号が入力されて力 次の垂直基準信号が入力される期間に、 垂直方向カウンタ手段のカウント動作を停止させることができる垂直カウンタ停止手 段と、を備えることを特徴とするタイミング信号生成装置。
[5] クロック信号及び垂直基準信号が入力され、マトリクス状に配された電子素子を駆 動するための駆動回路に対してタイミング信号を出力するタイミング信号生成装置で あって、
前記垂直基準信号を基準として前記クロック信号のクロック数をカウントする垂直力 ゥンタ手段と、
前記垂直カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信 号発生回路と、
任意の基準信号が入力されて力 次の基準信号が入力されるまでの期間に、垂直 カウンタ手段のカウント動作を停止させることができる垂直カウンタ停止手段と、を備 えることを特徴とするタイミング信号生成装置。
[6] 前記タイミング信号生成装置は、
前記水平基準信号が入力されてから、前記水平方向カウンタ手段のカウント動作 を開始し、タイミング信号の変化点を生成した後、水平カウンタ停止手段により前記 水平方向カウンタ手段のカウント動作を停止し、次の水平基準信号を入力するまで力 ゥント動作を停止し続ける制御部を含むことを特徴とする請求項 2又は 4に記載のタイ ミング信号生成装置。
[7] 前記タイミング信号生成装置は、
前記垂直基準信号が入力されてから、前記垂直方向カウンタ手段のカウント動作 を開始し、タイミング信号の変化点を生成した後、垂直カウンタ停止手段により前記 垂直方向カウンタ手段のカウント動作を停止し、次の垂直基準信号を入力するまで力 ゥント動作を停止し続ける制御部を含むことを特徴とする請求項 3〜5のいずれか 1項 に記載のタイミング信号生成装置。
[8] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記信号発生回路は、前記水平方向カウンタ手段がカウントを行っている期間内 に、映像信号の 1水平走査期間内に生成される全てのタイミング信号の変化点を発 生させるものであることを特徴とする請求項 2又は 4に記載のタイミング信号生成装置
[9] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であつ て、
前記水平カウンタ停止手段は、任意の水平基準信号が入力し、映像信号の 1水平 走査期間内に前記信号発生回路にて生成される全てのタイミング信号において変化 点が発生した時点から、新たな水平基準信号が入力されるまでの間に、前記水平方 向カウンタ手段のカウントを停止する期間を有するよう制御するものであることを特徴 とする請求項 2又は 4に記載のタイミング信号生成装置。
[10] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記垂直カウンタ停止手段は、任意の垂直基準信号が入力し、映像信号の 1垂直 走査期間内に前記信号発生回路にて生成される全てのタイミング信号において変化 点が発生した時点から、新たな垂直基準信号が入力されるまでの間に、前記垂直方 向カウンタ手段のカウントを停止する期間を有するよう制御するものであることを特徴 とする請求項 3〜5のいずれか 1項に記載のタイミング信号生成装置。
[11] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記信号発生回路は、少なくとも水平駆動回路のシフトスタート信号を発生する回 路を含む複数のタイミング信号を発生するものであり、
前記水平駆動回路のシフトスタート信号は、任意の水平基準信号が入力した後、 映像信号の 1水平走査期間内に前記信号発生回路にて生成される全てのタイミング 信号のうち、最も遅いタイミングで変化点が発生するように構成されており、
前記水平カウンタ停止手段は、任意の水平基準信号が入力し、前記信号発生回 路にて生成されるソース駆動回路のシフトスタート信号において変化点が発生した後 から、新たな水平基準信号が入力されるまでの間に、水平方向カウンタ手段のカウン トを停止する期間を有するよう制御されるものであることを特徴とする請求項 2又は 4 記載のタイミング信号生成装置。
[12] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記信号発生回路は、少なくとも垂直駆動回路のシフトスタート信号を発生する回 路を含む複数のタイミング信号を発生するものであり、
前記垂直カウンタ停止手段は、任意の垂直基準信号が入力し、前記信号発生回 路にて生成される垂直駆動回路のシフトスタート信号において変化点が発生した後 から、新たな水平基準信号が入力されるまでの間に、垂直方向カウンタ手段のカウン トを停止する期間を有するよう制御されるものであることを特徴とする請求項 3〜5の V、ずれか 1項に記載のタイミング信号生成装置。
[13] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記タイミング信号生成装置は、任意の水平基準信号が入力した後、映像信号の 水平ブランキング期間が始まり、その後水平有効表示期間へ移行し、次の水平基準 信号が入力するまで当該水平有効表示期間が «続するように設定されており、 前記水平カウンタ停止手段は、水平方向カウンタ手段が少なくとも水平ブランキン グ期間はカウントを行い、その後、次の水平基準信号が入力するまでの間にカウント を停止する期間を有するように制御するものであることを特徴とする請求項 2又は 4に 記載のタイミング信号生成装置。
[14] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記タイミング信号生成装置は、任意の垂直基準信号が入力した後、映像信号の 垂直ブランキング期間が始まり、その後垂直有効表示期間へ移行し、次の垂直基準 信号が入力するまで当該垂直有効表示期間が «続するように設定されており、 前記垂直カウンタ停止手段は、垂直方向カウンタ手段が少なくとも垂直ブランキン グ期間はカウントを行い、その後、次の垂直基準信号が入力するまでの間にカウント を停止する期間を有するように制御するものであることを特徴とする請求項 3〜5のい ずれか 1項に記載のタイミング信号生成装置。
[15] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記タイミング信号生成装置は、任意の水平基準信号が入力した後、映像信号の 水平ブランキング期間が始まり、その後水平有効表示期間へ移行し、次の水平基準 信号が入力するまで当該水平有効表示期間が «続するように設定されており、 前記水平カウンタ停止手段は、水平方向カウンタ手段は水平ブランキング期間の みカウントを行い、その後、次の水平基準信号が入力するまで間はカウントを停止す るように制御するものであることを特徴とする請求項 2又は 4に記載のタイミング信号 生成装置。
[16] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記タイミング信号生成装置は、任意の水平基準信号が入力した後、映像信号の 水平ブランキング期間が始まり、その後水平有効表示期間へ移行し、次の水平基準 信号が入力するまで当該水平有効表示期間が «続するように設定されており、 前記水平カウンタ停止手段は、水平方向カウンタ手段は水平ブランキング期間の みカウントを行い、その後、次の水平基準信号が入力するまで間はカウントを停止す るように制御するものであることを特徴とする請求項 3〜5のいずれか 1項に記載のタ イミング信号生成装置。
[17] 基準信号が少なくとも入力され、アレイ状に配された電子素子を駆動するための駆 動回路に対して信号を出力するタイミング信号生成装置であって、
前記基準信号を基準としてカウント動作を行うカウンタ手段と、
前記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発 生回路と、を備え、
前記カウンタ手段は、前記基準信号の 1周期をカウンタ手段がカウントする信号の 1 周期で割った数を 2進数で表現するのに必要なビット数よりも、少な 、ビット数で形成 されて 、ることを特徴とするタイミング信号生成装置。
[18] 基準信号が少なくとも入力され、マトリクス状に配された電子素子を駆動するための 駆動回路に対してタイミング信号を出力するタイミング信号生成装置であって、 基準信号を基準としてカウント動作を行うカウンタ手段と、
前記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発 生回路と、を備え、
前記カウンタ手段は、前記基準信号の 1周期をカウンタ手段がカウントする信号の 1 周期で割った数を 2進数で表現するのに必要なビット数よりも、少な 、ビット数で形成 されて 、ることを特徴とするタイミング信号生成装置。
[19] 前記水平方向カウンタ手段は、 1水平走査期間をクロック信号の周期で割った数を 2進数で表現するのに必要なビット数より少な 、ビット数のカウンタを用いて 、るもの であることを特徴とする請求項 2又は 4に記載のタイミング信号生成装置。
[20] 前記垂直方向カウンタ手段は、 1垂直走査期間を水平走査期間で割った数を 2進 数で表現するのに必要なビット数より少な 、ビット数のカウンタを用いて!/、るものであ ることを特徴とする請求項 3又は 4に記載のタイミング信号生成装置。
[21] 前記垂直方向カウンタ手段は、 1垂直走査期間をクロック信号の 1周期で割った数 を 2進数で表現するのに必要なビット数より少な 、ビット数のカウンタを用いて 、るも のであることを特徴とする請求項 5に記載のタイミング信号生成装置。
[22] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記タイミング信号生成装置は、任意の水平基準信号が入力した後、映像信号の 水平ブランキング期間が始まり、その後水平有効表示期間へ移行し、次の水平基準 信号が入力するまで当該水平有効表示期間が «続するように設定されており、 前記水平カウンタ停止手段は、前記水平ブランキング期間が終了した時点力 前 記水平方向カウンタ手段におけるカウンタが振り切れるまでの間に、水平方向カウン タ手段のカウントを停止させるものであることを特徴とする請求項 19に記載のタイミン グ信号生成装置。
[23] 前記マトリクス状に配された電子素子は、マトリクス状に配された表示画素であって 前記タイミング信号生成装置は、任意の垂直基準信号が入力した後、映像信号の 垂直ブランキング期間が始まり、その後垂直有効表示期間へ移行し、次の垂直基準 信号が入力するまで当該垂直有効表示期間が «続するように設定されており、 前記垂直カウンタ停止手段は、前記垂直ブランキング期間が終了した時点力 前 記垂直方向カウンタ手段におけるカウンタが振り切れるまでの所定の時期に、垂直方 向カウンタ手段のカウントを停止させるものであることを特徴とする請求項 20又は 21 に記載のタイミング信号生成装置。
[24] 請求項 1〜7、 17〜21のうちのいずれか 1項に記載のタイミング信号生成装置を備 えて!/、ることを特徴とする電子デバイス。
[25] 請求項 8〜16、 22、及び 23のうちのいずれか 1項に記載のタイミング信号生成装 置を備えて!/ヽることを特徴とする表示装置。
[26] 前記タイミング信号生成装置は、画像表示素子が形成されている基板上にモノリシ ックに形成されていることを特徴とする請求項 25に記載の表示装置。
[27] 請求項 8〜16、 22、及び 23のうちのいずれか 1項に記載のタイミング信号生成装 置を備え、 前記タイミング信号生成装置は、受像素子が形成されている基板上にモノリシック に形成されて!ヽることを特徴とする受像装置。
[28] アレイ状に配された電子素子と、当該電子素子を駆動するための駆動回路と、基準 信号を用いてタイミング信号を生成し前記駆動回路に対して出力するタイミング信号 生成装置と、を備える電子デバイスの駆動方法であって、
前記タイミング信号生成装置は、
前記基準信号を基準としてカウント動作を行うカウンタ手段と、
前記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発 生回路とを備えており、
任意の基準信号が入力されて力 次の基準信号が入力されるまでの期間に、力 ゥンタ手段のカウントを停止又は終了させるステップを含むことを特徴とする電子デバ イスの駆動方法。
[29] マトリクス状に配された電子素子と、当該電子デバイスを駆動するための駆動回路 と、水平基準信号及びクロック信号を用いてタイミング信号を生成し前記駆動回路に 対して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法であつ て、
前記タイミング信号生成装置は、
前記水平基準信号を基準として前記クロック信号のクロック数をカウントする水平 方向カウンタ手段と、
前記水平方向カウンタ手段のカウント出力に従って、前記複数のタイミング信号を 生成する信号発生回路と、を備えており、
任意の水平基準信号が入力されて力 次の水平基準信号が入力される期間に、 水平方向カウンタ手段のカウント動作を停止又は終了させるステップを含むことを特 徴とする電子デバイスの駆動方法。
[30] マトリクス状に配された電子素子と、当該電子素子を駆動するための駆動回路と、 垂直基準信号及び水平基準信号を用いてタイミング信号を生成し前記駆動回路に 対して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法であつ て、 前記タイミング信号生成装置は、
前記垂直基準信号を基準として前記水平基準信号のパルス数をカウントする垂直 方向カウンタ手段と、
前記垂直方向カウンタ手段のカウント出力に従って、前記複数のタイミング信号を 生成する信号発生回路と、を備えており、
任意の垂直基準信号が入力されて力 次の垂直基準信号が入力される期間に、垂 直方向カウンタ手段のカウント動作を停止又は終了させるステップを含むことを特徴 とする電子デバイスの駆動方法。
[31] マトリクス状に配された電子素子と、当該電子素子を駆動するための垂直駆動回路 及び水平駆動回路と、当該垂直駆動回路及び水平駆動回路に対して、水平基準信 号及び垂直基準信号に従って、複数のタイミング信号を生成し出力するタイミング信 号生成装置と、を備える電子デバイスの駆動方法であって、
前記タイミング信号生成装置は、
水平基準信号に従ってクロック数をカウントする水平方向カウンタ手段と、 垂直基準信号に従ってクロック数をカウントする垂直方向カウンタ手段と、を備え ており、
前記水平方向カウンタ手段を、前記水平基準信号を入力してからクロック数のカウ ントを開始し、その後にカウントを停止又は終了させ、次の基準信号を入力するまで カウントを停止又は終了し続けるように制御するステップと、
前記垂直方向カウンタ手段を、垂直基準信号を入力して力 クロック数のカウントを 開始し、その後にカウントを停止又は終了させ、次の基準信号を入力するまでカウン トを停止又は終了し続けるように制御するステップと、を含むことを特徴とする電子デ バイスの駆動方法。
[32] マトリクス状に配された電子素子と、当該電子素子を駆動するための駆動回路と、 垂直基準信号及びクロック信号を用いて複数のタイミング信号を生成し前記駆動回 路に対して出力するタイミング信号生成装置と、を備える電子デバイスの駆動方法で あって、
前記タイミング信号生成装置は、 前記垂直基準信号を基準として前記クロック信号のクロック数をカウントするカウン タ手段と、
前記カウンタ手段のカウント出力に従って、前記複数のタイミング信号を生成する信 号発生回路とを備えており、
任意の基準信号が入力されて力 次の基準信号が入力されるまでの期間に、カウ ンタ手段のカウント動作を停止又は終了させるステップを含むことを特徴とする電子 デバイスの駆動方法。
アレイ状に配された電子素子と、当該電子素子を駆動するための駆動回路と、基準 信号を用いてタイミング信号を生成し前記駆動回路に対して出力するタイミング信号 生成装置と、を備えた電子デバイスの駆動方法であって、
前記タイミング信号生成装置は、
前記基準信号を基準としてカウント動作を行うカウンタ手段と、
前記カウンタ手段のカウント出力に従って、前記タイミング信号を生成する信号発 生回路と、を備え、
前記カウンタ手段は、前記基準信号の 1周期をカウンタ手段がカウントする信号の 1 周期で割った数を 2進数で表現するのに必要なビット数よりも、少な 、ビット数で形成 されており、
前記カウンタ手段のカウンタが振り切れると、信号発生回路に対してカウンタ手段の カウントした信号数を参照しな ヽように制御信号が出力されるステップを含むことを特 徴とする電子デバイスの駆動方法。
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