KR20220071500A - 구동기로 디지털 값을 제공하는 아날로그-디지털 변환 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, IC(Integrated Circuit)에 포함되고 복수의 클럭(clock) 중 일부인 샘플링 클럭에 기반하여 동작하는 아날로그-디지털 변환기와, IC에 포함되고 복수의 클럭 중 다른 일부에 기반하여 동작하고 아날로그-디지털 변환기에서 출력된 디지털 값에 기반하여 구동 신호를 생성하는 구동기를 포함하고, 아날로그-디지털 변환기와 구동기는 IC의 Irq(Interrupt request)에 기반하여 서로 동기화될 수 있다.

Description

구동기로 디지털 값을 제공하는 아날로그-디지털 변환 장치{Analog to digital conversion apparatus for providing digital value to driver}
본 발명은 구동기로 디지털 값을 제공하는 아날로그-디지털 변환 장치에 관한 것이다.
일반적으로, 전자기기는 카메라 모듈과 같이 위치가 제어될 필요가 있는 구성요소를 포함할 수 있으며, 구동기는 상기 구성요소를 구동함으로써 상기 구성요소의 위치를 제어할 수 있다. 구동기는 상기 구성요소의 위치 및/또는 가속도 정보를 제공받을 수 있으며, 위치 및/또는 가속도 정보에 기반하여 상기 구성요소를 정확하게 구동하기 위한 값을 제어 로직(예: 광학적 이미지 안정화(Optical Image Stabilization) 및/또는 자동 초점(Auto Focus) 제어)에 따라 연산할 수 있으며, 상기 값에 기반하여 상기 구성요소를 구동할 수 있다. 상기 구성요소의 위치 및/또는 가속도 정보는 아날로그 값으로 수집되므로, 아날로그-디지털 변환기는 상기 아날로그 값을 디지털 값으로 변환할 수 있으며, 상기 디지털 값을 구동기로 제공할 수 있다.
최근, 카메라 모듈에서 렌즈의 광학 배율이 높아지고, 렌즈 모듈의 경통이 길어짐에 따라, 렌즈 모듈의 위치 및/또는 가속도의 감지 범위는 커질 수 있고, 위치 및/또는 가속도를 감지하는 센서의 개수는 많아질 수 있다. 이에 따라, 아날로그-디지털 변환기의 타이밍 제어는 복잡해질 수 있고, 아날로그-디지털 변환기에서 사용하는 클럭의 개수가 많아질 수 있다.
등록특허공보 제10-1234944호
본 발명은 구동기로 디지털 값을 제공하는 아날로그-디지털 변환 장치를 제공한다.
본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, IC(Integrated Circuit)에 포함되고 복수의 클럭(clock) 중 일부인 샘플링 클럭에 기반하여 동작하는 아날로그-디지털 변환기; 및 상기 IC에 포함되고 상기 복수의 클럭 중 다른 일부에 기반하여 동작하고 상기 아날로그-디지털 변환기에서 출력된 디지털 값에 기반하여 구동 신호를 생성하는 구동기; 를 포함하고, 상기 아날로그-디지털 변환기와 상기 구동기는 상기 IC의 Irq(Interrupt request)에 기반하여 서로 동기화될 수 있다.
본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, IC(Integrated Circuit)에 포함되고 복수의 클럭(clock) 중 일부인 제1 샘플링 클럭에 기반하여 제1 아날로그 값을 구동기에 제공되는 제1 디지털 값으로 변환하는 제1 아날로그-디지털 변환기; 및 상기 IC에 포함되고 상기 복수의 클럭 중 일부인 제2 샘플링 클럭에 기반하여 제2 아날로그 값을 상기 구동기에 제공되는 제2 디지털 값으로 변환하는 제2 아날로그-디지털 변환기; 를 포함하고, 상기 제1 및 제2 아날로그-디지털 변환기는 상기 IC의 Irq(Interrupt request)에 기반하여 서로 동기화될 수 있다.
본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, 잡음을 줄일 수 있으며, 잡음의 감소에 따른 높은 분해능(resolution)을 가질 수 있으며, 타이밍(timing) 구성/제어는 더욱 정교해지거나 정확해질 수 있으므로, 종합적인 성능(예: 신호대잡음비, 변환속도, 분해능, 전력소모, 신뢰성 등)은 더욱 향상될 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치의 Irq(Interrupt request)에 기반한 동기화의 다양한 방식들을 나타낸 도면이다.
도 1d는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치에 포함될 수 있는 광학적 이미지 안정화(Optical Image Stabilization) 구조를 나타낸 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치의 다양한 신호들의 타이밍 다이어그램(timing diagram)을 나타낸 도면이다.
도 3은 아날로그-디지털 변환기의 가능(enable) 상태의 신호(ADC_EN)와 변환시작(Start of conversion) 시간의 신호(ADC SOC) 간의 동기화를 나타낸 타이밍 다이어그램이다.
도 4 및 도 5는 Irq에 기반한 아날로그-디지털 변환기의 가능 상태의 신호(ADC_EN)의 변경 시점의 결정을 예시한 타이밍 다이어그램이다.
도 6은 Irq 자체가 아날로그-디지털 변환기의 변환시작 시간의 신호(ADC SOC)의 기준 시점으로 사용되는 것을 예시한 타이밍 다이어그램이다.
도 7a 및 도 7b는 제1 및 제2 아날로그-디지털 변환기의 적어도 하나의 제1 및 제2 채널 간의 동기화를 예시한 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치의 Irq(Interrupt request)에 기반한 동기화의 다양한 방식들을 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, 아날로그-디지털 변환기(100a)를 포함하고, 구동기(220a)를 더 포함할 수 있다.
아날로그-디지털 변환기(100a)는 IC(Integrated Circuit)에 포함되고 복수의 클럭 중 일부인 샘플링 클럭(Sampling Clock)에 기반하여 동작할 수 있다.
구동기(220a)는 IC에 포함되고 상기 복수의 클럭 중 다른 일부에 기반하여 동작하고 아날로그-디지털 변환기(100a)에서 출력된 디지털 값에 기반하여 구동 신호를 생성할 수 있다.
서로 다른 복수의 클럭이 아날로그-디지털 변환기(100a)와 구동기(220a)에 각각 제공되므로, 아날로그-디지털 변환기(100a)의 샘플링 클럭(Sampling Clock)과 구동기(220a)의 클럭의 서로에 대한 영향은 감소할 수 있다. 이에 따라, 구동기(220a)와 아날로그-디지털 변환기(100a) 각각의 잡음은 감소할 수 있으며, 아날로그-디지털 변환기(100a)는 잡음의 감소에 따른 높은 분해능(resolution)을 가질 수 있다. 또한, 구동기(220a)의 타이밍(timing) 구성과 아날로그-디지털 변환기(100a)의 타이밍 구성은 서로 독립적일 수 있으므로, 아날로그-디지털 변환기(100a)의 타이밍 구성은 더욱 정교해지거나 정확해질 수 있다.
아날로그-디지털 변환기(100a)와 구동기(220a)는 상기 IC의 Irq(Interrupt request)에 기반하여 서로 동기화될 수 있다. 이에 따라, 아날로그-디지털 변환기(100a)와 구동기(220a)가 서로 다른 복수의 클럭에 기반하여 동작하더라도, 아날로그-디지털 변환기(100a)와 구동기(220a) 각각의 타이밍 제어는 더욱 정교해지거나 정확해질 수 있다. 이에 따라, 아날로그-디지털 변환기(100a)의 성능(예: 신호대잡음비, 변환속도, 분해능, 전력소모, 신뢰성 등)은 더욱 향상될 수 있다.
아날로그-디지털 변환기(100a)는 제1 아날로그-디지털 변환기(100a의 상측 절반) 및 제2 아날로그-디지털 변환기(100a의 하측 절반)을 포함할 수 있다.
제1 아날로그-디지털 변환기(100a의 상측)는 IC에 포함되고 복수의 클럭 중 일부인 제1 샘플링 클럭(상측 Sampling Clock)에 기반하여 제1 아날로그 값을 구동기(220a)에 제공되는 제1 디지털 값(상측 Digital n bit)으로 변환할 수 있고, 제2 아날로그-디지털 변환기(100a의 하측 절반)는 상기 IC에 포함되고 상기 복수의 클럭 중 일부인 제2 샘플링 클럭(하측 Sampling Clock)에 기반하여 제2 아날로그 값을 구동기(220a)에 제공되는 제2 디지털 값(하측 Digital n bit)으로 변환할 수 있다.
즉, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)는 서로 병렬적일 수 있다. 설계에 따라, 아날로그-디지털 변환기(100a)는 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)에 대해 병렬적인 적어도 하나의 아날로그-디지털 변환기를 더 포함할 수 있다.
서로 다른 제1 및 제2 샘플링 클럭(상측/하측 Sampling Clock)이 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)에 각각 제공되므로, 제1 및 제2 샘플링 클럭(상측/하측 Sampling Clock)의 서로에 대한 영향은 감소할 수 있다. 이에 따라, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반) 각각의 잡음은 감소할 수 있으며, 잡음의 감소에 따른 높은 분해능(resolution)을 가질 수 있다. 또한, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반) 각각의 타이밍 구성은 더욱 정교해지거나 정확해질 수 있다.
제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)는 상기 IC의 Irq(Interrupt request)에 기반하여 서로 동기화될 수 있다. 이에 따라, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)가 서로 다른 제1 및 제2 샘플링 클럭(상측/하측 Sampling Clock)에 기반하여 동작하더라도, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반) 각각의 타이밍 제어는 더욱 정교해지거나 정확해질 수 있다. 이에 따라, 아날로그-디지털 변환기(100a)의 성능(예: 신호대잡음비, 변환속도, 분해능, 전력소모, 신뢰성 등)은 더욱 향상될 수 있다.
예를 들어, Irq는 상기 IC의 타이머(130)의 Irq일 수 있다. 타이머(130)는 상기 IC의 설계 및 구현 과정에서 제공될 수 있으며, 타이머(130)의 Irq의 구성은 사용자에 의해 적절히 가공될 수 있다.
예를 들어, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)는 제1 및 제2 ADC 모듈레이터(상측/하측 110) 및 제1 및 제2 ADC제어기(120의 상측/하측 절반)를 포함할 수 있다.
제1 및 제2 ADC 모듈레이터(상측/하측 110)는 제1 및 제2 샘플링 클럭(상측/하측 Sampling Clock)에 기반하여 제1 및 제2 아날로그 값을 제1 및 제2 디지털 값(상측/하측 Digital n bit)으로 변환할 수 있다. 제1 및 제2 ADC 모듈레이터(상측/하측 110)의 아날로그-디지털 변환 방식은 시그마-델타(sigma-delta) 방식으로 한정되지 않으며, 순차근사(successive approximation) 방식이나 bit마다 병렬적으로 배열하는 방식일 수도 있으며, 상기 방식들도 샘플링 주기(Sampling Clock)에 기반하여 동작할 수 있다.
예를 들어, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)는 제1 및 제2 데시메이션 제어기(Decimation Controller)(상측/하측 115)를 더 포함할 수 있으며, 시그마-델타 변조에 따른 값에 데시메이션 필터링(Decimation filtering) 처리를 할 수 있다.
제1 및 제2 ADC제어기(120의 상측/하측 절반)는 타이머(130)의 Irq에 기반하여 가능(enable) 상태 여부가 결정되고 상기 가능 상태의 변경 시점에 기반하여 ADC 모듈레이터(상측/하측 110) 를 제어할 수 있다.
예를 들어, 제1 및 제2 ADC제어기(120의 상측/하측 절반)는 제1 및 제2 CDC(상측/하측 121) 및/또는 제1 및 제2 Mean & Amplitude Step Filter(상측/하측 122)를 포함할 수 있다. 제1 및 제2 CDC(상측/하측 121)는 제1 및 제2 ADC 모듈레이터(상측/하측 110)의 타이밍 및/또는 지연 제어를 수행할 수 있으며, 제1 및 제2 Mean & Amplitude Step Filter(상측/하측 122)는 채널(CH1, CHN, CH1', CHN')의 디지털 값의 순번이나 병합을 제어할 수 있다.
예를 들어, 제1 및 제2 아날로그-디지털 변환기(100a의 상측/하측 절반)는 제1 및 제2 레지스터(Registers)(상측/하측 125)를 더 포함할 수 있다. 제1 및 제2 레지스터(Registers)(상측/하측 125)는 디지털 값을 순차적으로 저장할 수 있으며, 구동기(220a)는 저장된 디지털 값을 순차적으로 가져올 수 있다.
예를 들어, 구동기(220a)는 제1 및 제2 디지털 값(상측/하측 Digital n bit)에 기반하여 PID 제어 동작을 수행하고, 상기 PID 제어 동작에 기반하여 구동 신호를 생성할 수 있다.
상기 PID 제어 동작의 주기는 타이머(130)의 Irq에 연동되는 복수의 클럭 중 다른 일부(예: IC의 메인 클럭)에 기반하여 결정될 수 있다.
구동기(220a)는 상기 PID 제어 동작에 기반하여 상기 구동 신호에 대응되는 구동 전류를 생성하고, 상기 구동 전류를 보이스 코일 모터(230)로 출력할 수 있다.
렌즈 모듈(210)은 자성체(예: 영구자석, steel)를 포함할 수 있으며, 상기 자성체는 보이스 코일 모터(230)에 흐르는 구동 전류에 기반한 로렌츠 힘(Lorentz force)의 작용/반작용을 렌즈 모듈(210)로 제공할 수 있다. 따라서, 렌즈 모듈(210)은 구동기(220a)의 구동 신호 및/또는 구동 전류에 기반하여 움직일 수 있다.
적어도 하나의 홀 센서(300)는 렌즈 모듈(210)의 위치를 감지할 수 있다. 홀 센서(300)의 개수가 많을수록, 렌즈 모듈(210)의 위치 감지 범위 및/또는 위치 감지 분해능은 더욱 증가될 수 있다. 예를 들어, 적어도 하나의 홀 센서(300)는 보이스 코일 모터(230)의 코일 형태의 공극(aperture)에 배치될 수 있으며, IC도 공극(aperture)에 배치될 수 있다.
IC는 적어도 하나의 증폭기(310)를 포함할 수 있으며, 적어도 하나의 증폭기(310)는 적어도 하나의 홀 센서(300)의 양단자(INP)와 음단자(INN) 간의 차이 전압을 증폭할 수 있다.
아날로그-디지털 변환기(100a)의 관점에서, 적어도 하나의 증폭기(310)는 적어도 하나의 채널(CH1, CHN, CH1', CHN')일 수 있다. 아날로그-디지털 변환기(100a)은 적어도 하나의 채널(CH1, CHN, CH1', CHN')의 적어도 하나의 아날로그 값을 적어도 하나의 디지털 값(Digital n bit)으로 변환할 수 있다.
도 1b를 참조하면, 아날로그-디지털 변환기(100b)는 구동기(220b)를 포함할 수 있으며, 구동기(220b)는 PID 제어기(221b)를 포함할 수 있다.
예를 들어, 구동기(220b)는 irq를 생성할 수 있으며, PID 제어기(221b)는 상기 irq에 연동할 수 있으며, 제1 및 제2 ADC제어기(120의 상측/하측 절반)는 상기 irq를 제공받을 수 있다.
도 1c를 참조하면, 구동기(220c)는 PID 제어기(221c), 디지털-아날로그 변환기(222c) 및 VCM 액츄에이터(223c)를 포함할 수 있으며, 타이머(130)를 포함할 수 있다.
타이머(130)는 구동기(220c) 내에서 PID 제어기(221c)로 irq를 제공할 수 있고, 구동기(220c)의 외부인 아날로그-디지털 변환기(100c)로 irq를 제공할 수 있다.
도 1d는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치에 포함될 수 있는 광학적 이미지 안정화(Optical Image Stabilization) 구조를 나타낸 블록도이다.
광학적 이미지 안정화는 렌즈 모듈이 일 방향으로 움직일 경우에 상기 일 방향의 반대 방향으로 렌즈 모듈 또는 이미지 센서를 이동시킴으로써 렌즈 모듈이 움직이더라도 이미지 센서에서 획득되는 이미지의 선명함을 확보하는 것을 의미한다.
도 1d를 참조하면, 자이로 센서(400)는 외부 환경(예: 카메라 사용자의 손떨림)으로 인해 렌즈 모듈이 움직일 때의 가속도를 감지할 수 있으며, 적분기(410)는 상기 가속도를 적분하여 속도로 변환시킬 수 있으며, 필터(420)는 자이로 센서(400) 및/또는 적분기(410)의 DC 오프셋(offset) 및/또는 고주파(예: 20Hz 초과 주파수) 잡음을 제어할 수 있으며, 출력 정보를 합산기(350)로 제공할 수 있다.
아날로그-디지털 변환기(100d)는 렌즈 모듈(210)의 위치에 대응되는 정보를 합산기(350)로 네거티브 피드백(negative feedback)할 수 있으며, PID 제어기(221d)는 합산기(350)의 합산 결과에 기반하여 PID 제어를 함으로써, 렌즈 모듈(210)에 가할 로렌츠 힘의 크기의 정보를 생성할 수 있으며, 디지털-아날로그 변환기(222d)는 상기 정보를 아날로그 값으로 변환할 수 있고, VCM 액츄에이터(223d)는 상기 아날로그 값에 대응되는 구동 전류를 생성할 수 있고, 렌즈 모듈(210)은 상기 구동 전류에 따라 움직일 수 있다.
한편, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는 렌즈 모듈(210)의 자동 초점(Auto Focus) 제어에도 적용될 수 있으며, 아날로그-디지털 변환기(100d)와 구동기(PID 제어기(221d)에 대응)는 자동 초점(Auto Focus) 제어 구조의 피드백과 구동에 적용될 수 있다.
렌즈 모듈(210)의 렌즈의 광학 배율이 높을수록, 렌즈 모듈(210)의 경통은 길어질 수 있고, 홀 센서(300)의 개수는 많아질 수 있다. 홀 센서(300)의 개수가 많을수록, 아날로그-디지털 변환기(100d)의 타이밍 제어는 복잡해질 수 있고, 아날로그-디지털 변환기(100d)에서 사용하는 클럭의 개수가 많아질 수 있다.
본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, 서로 다른 복수의 클럭을 IC의 Irq에 기반하여 동기화시킬 수 있으므로, 렌즈 모듈(210) 및/또는 홀 센서(300)의 크기나 성능의 높아짐에 더욱 효율적으로 대처할 수 있다.
또한, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치는, 하나의 IC의 Irq에 기반하여 동기화시킬 수 있으며, 하나의 IC는 보이스 코일 모터의 공극에 보다 효율적으로 배치될 수 있다. 따라서, 아날로그-디지털 변환 장치와 렌즈 모듈을 포함하는 카메라 모듈의 전체 사이즈는 효율적으로 작아질 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 장치의 다양한 신호들의 타이밍 다이어그램(timing diagram)을 나타낸 도면이다.
도 2a를 참조하면, 아날로그-디지털 변환기에 제공되는 샘플링 클럭(ADC Sampling Clock)과 IC의 메인 클럭(MCLK)은 서로 다를 수 있다. 샘플링 클럭(ADC Sampling Clock)이 아날로그-디지털 변환기에 제공될 경우, 메인 클럭(MCLK)은 구동기에 제공될 수 있다. 샘플링 클럭(ADC Sampling Clock)이 제1 아날로그-디지털 변환기에 제공될 경우, 메인 클럭(MCLK)은 제2 아날로그-디지털 변환기에 제공될 수 있다. 샘플링 클럭(ADC Sampling Clock)과 메인 클럭(MCLK)의 주파수 차이 및/또는 위상차는 설계에 따라 다양하게 결정될 수 있다.
도 2a를 참조하면, ADC 제어기는 가능 상태의 신호(ADC_EN)의 값이 높을 때 가능(enable) 상태로서 동작하고 낮을 때 동작하지 않을 수 있으며, 변환시작 시간의 신호(ADC SOC)의 샘플링 주기(Sampling Period) 마다 단위 아날로그 값을 단위 디지털 값으로 변환할 수 있다. 샘플링 주기(Sampling Period)는 복수의 채널(CH0, CH1, CHN) 각각의 아날로그 값을 순차적으로 디지털 값으로 변환하는 총 시간에 대응될 수 있다. 복수의 채널(CH0, CH1, CHN)은 복수의 홀 센서에 대응될 수 있으며, 샘플링 주기(Sampling Period)는 복수의 채널(CH0, CH1, CHN)의 개수가 많을수록 길어질 수 있으므로, 요구되는 시간, 분해능, 전력소모 등에 따라 적절히 결정될 수 있다.
ADC 제어기는 리셋 신호(Reset)의 1주기마다 복수의 채널(CH0, CH1, CHN) 중 하나의 아날로그 값을 디지털 값으로 변환할 수 있으며, 샘플링 주기(Sampling Period)에 대응되는 리셋 신호(Reset)의 주기의 개수는 복수의 채널(CH0, CH1, CHN)의 개수에 대응될 수 있다. ADC 제어기는 리셋 신호(Reset)를 ADC 모듈레이터로 제공할 수 있다.
리셋 신호(Reset)는 복수의 채널(CH0, CH1, CHN)의 마지막 순번의 채널(CHN)의 아날로그 값을 디지털 값으로 변환한 이후 시간의 리셋 홀드(Reset Hold)를 가질 수 있으며, 리셋 홀드(Reset Hold)는 변환시작 시간의 신호(ADC SOC)의 값에 연동될 수 있다.
도 2b를 참조하면, ADC 모듈레이터는 리셋 신호(Reset)의 N번째 주기 동안에 출력값(SDM_OUT)을 출력할 수 있다. 도 1a 내지 도 1c에 도시된 데이메이션 제어기는 ADC 모듈레이터의 출력값(SDM_OUT)을 필터링(filtering)하여 N bit의 디지털 값(Decimation filter OUT)을 출력할 수 있다.
N bit의 디지털 값(Decimation filter OUT)은 도 1a 내지 도 1c에 도시된 레지스터의 대응되는 채널의 저장공간에 저장될 수 있다. 레지스터에서의 채널의 대응관계는 채널 시퀀스(channel sequence)일 수 있고, 채널 시퀀스는 ADC 제어기 및/또는 ADC 모듈레이터로 제공될 수 있다.
도 3은 아날로그-디지털 변환기의 가능(enable) 상태의 신호(ADC_EN)와 변환시작(Start of conversion) 시간의 신호(ADC SOC) 간의 동기화를 나타낸 타이밍 다이어그램이다.
도 3을 참조하면, 가능 상태의 신호(ADC_EN)와 변환시작 시간의 신호(ADC SOC)는 서로 연동될 수 있으며, 구동기의 PID 시간의 신호(PID Cycle)는 IC의 타이머(TIMER 0)에 연동될 수 있다. 상기 변환시작 시간은 상기 가능 상태의 변경 시점에 동기화될 수 있다. 또는, PID 시간의 신호(PID Cycle)는 제2 아날로그-디지털 변환기의 변환시작 시간의 신호로 대체될 수 있으며, 변환시작 시간의 신호(ADC SOC)는 제1 아날로그-디지털 변환기에 대응될 수 있다.
PID 시간의 신호(PID Cycle)의 주기와 변환시작 시간의 신호(ADC SOC)의 주기는 서로 연동될 수 있으며, IC의 타이머(TIMER 0)의 irq에 기반하여 서로 연동될 수 있다. Irq의 제공시점이 사용자에 의해 결정될 수 있으므로, 아날로그-디지털 변환기의 동작시점은 유동적으로 결정될 수 있다.
도 4 및 도 5는 Irq에 기반한 아날로그-디지털 변환기의 가능 상태의 신호(ADC_EN)의 변경 시점의 결정을 예시한 타이밍 다이어그램이다.
도 4를 참조하면, 변환시작 시간의 신호에 대응되는 아날로그-디지털 변환기의 사이클(ADC Cycle)과, IC의 타이머(TIMER 0) 및/또는 구동기의 PID 시간의 신호(PID Cycle)는 Irq를 통해 동기화(Irq sync)될 수 있다. 또는, PID 시간의 신호(PID Cycle)는 제2 아날로그-디지털 변환기의 변환시작 시간의 신호로 대체될 수 있으며, 변환시작 시간의 신호(ADC SOC)는 제1 아날로그-디지털 변환기에 대응될 수 있다.
예를 들어, IC의 타이머(TIMER 0) 및/또는 구동기의 PID 시간의 신호(PID Cycle)는 도 1a 내지 도 1c에 도시된 CDC의 지연 카운터 신호(Delay Counter)에 Irq를 통해 동기화될 수 있으며, 아날로그-디지털 변환기는 지연 카운터 신호(Delay Counter)의 지연 제어(control delay)에 기반하여 결정된 시점부터 샘플링 주기(Period)마다 단위 아날로그 값을 단위 디지털 값으로 변환할 수 있다.
도 5를 참조하면, IC의 타이머(TIMER 0) 및/또는 구동기의 PID 시간의 신호(PID Cycle)에 연동되는 타이머(TIMER 1)는 Irq를 통해 가능 상태의 신호(ADC_EN)에 동기화될 수 있다. 또는, PID 시간의 신호(PID Cycle)는 제2 아날로그-디지털 변환기의 변환시작 시간의 신호로 대체될 수 있으며, 변환시작 시간의 신호(ADC SOC)는 제1 아날로그-디지털 변환기에 대응될 수 있다.
가능 상태의 신호(ADC_EN)와 변환시작 시간의 신호(ADC SOC)가 서로 동기화될 수 있으므로, ADC 제어기는 가능 상태의 신호(ADC_EN)의 가능 상태의 변경 시점에 기반하여 ADC 모듈레이터를 제어할 수 있다.
도 6은 Irq 자체가 아날로그-디지털 변환기의 변환시작 시간의 신호(ADC SOC)의 기준 시점으로 사용되는 것을 예시한 타이밍 다이어그램이다.
도 6을 참조하면, IC의 타이머(TIMER 0) 및/또는 구동기의 PID 시간의 신호(PID Cycle)와 변환시작 시간의 신호(ADC SOC)는 함께 Irq를 통해 메인 클럭(MCLK)에 동기화될 수 있다. 또는, PID 시간의 신호(PID Cycle)는 제2 아날로그-디지털 변환기의 변환시작 시간의 신호로 대체될 수 있으며, 변환시작 시간의 신호(ADC SOC)는 제1 아날로그-디지털 변환기에 대응될 수 있다.
즉, 변환시작 시간의 신호(ADC SOC)의 기준 시점은 ADC제어기가 Irq를 수신한 시점에 따라 결정될 수 있으며, Irq는 직접적으로 변환시작 시간의 신호(ADC SOC)를 트리깅(trigging)할 수 있다. 이에 따라, 아날로그-디지털 변환기는 더욱 완벽에 가깝게 동기화될 수 있다.
도 7a 및 도 7b는 제1 및 제2 아날로그-디지털 변환기의 적어도 하나의 제1 및 제2 채널 간의 동기화를 예시한 도면이다.
도 7a 및 도 7b를 참조하면, 제1 아날로그-디지털 변환기의 제1 채널 시퀀스(ADC Controller Channel Sequencer 1)와, 제2 아날로그-디지털 변환기의 제2 채널 시퀀스(ADC Controller Channel Sequencer 2)은 제1 및 제2 레지스터와 제1 및 제2 ADC 제어기와 제1 및 제2 ADC 모듈레이터에서 각각 공유될 수 있다.
제1 및 제2 채널 시퀀스는 서로 독립적일 수 있으므로, 제1 및 제2 채널 시퀀스의 복수의 채널의 순서관계는 설계에 따라 적절히 결정될 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100a, 100b, 100c, 100d: 아날로그-디지털 변환기
110: ADC 모듈레이터(modulator)
115: 데시메이션 제어기(Decimation Controller)
120: ADC 제어기
125: 레지스터(Registers)
130: 타이머(Timer)
220: 구동기(Driver)
221: PID 제어기

Claims (16)

  1. IC(Integrated Circuit)에 포함되고 복수의 클럭(clock) 중 일부인 샘플링 클럭에 기반하여 동작하는 아날로그-디지털 변환기; 및
    상기 IC에 포함되고 상기 복수의 클럭 중 다른 일부에 기반하여 동작하고 상기 아날로그-디지털 변환기에서 출력된 디지털 값에 기반하여 구동 신호를 생성하는 구동기; 를 포함하고,
    상기 아날로그-디지털 변환기와 상기 구동기는 상기 IC의 Irq(Interrupt request)에 기반하여 서로 동기화되는 아날로그-디지털 변환 장치.
  2. 제1항에 있어서,
    상기 Irq는 상기 IC의 타이머(timer)의 Irq인 아날로그-디지털 변환 장치.
  3. 제1항에 있어서, 상기 아날로그-디지털 변환기는,
    상기 샘플링 클럭에 기반하여 아날로그 값을 상기 디지털 값으로 변환하는 ADC 모듈레이터(modulator); 및
    상기 Irq에 기반하여 가능(enable) 상태 여부가 결정되고 상기 가능 상태의 변경 시점에 기반하여 상기 ADC 모듈레이터를 제어하는 ADC제어기; 를 포함하는 아날로그-디지털 변환 장치.
  4. 제3항에 있어서,
    상기 ADC제어기는 단위 아날로그-디지털 변환 주기(Period)를 가지는 변환시작(Start of conversion) 시간에 기반하여 상기 ADC 모듈레이터의 변환 타이밍을 제어하고,
    상기 변환시작 시간은 상기 가능 상태의 변경 시점에 동기화되는 아날로그-디지털 변환 장치.
  5. 제1항에 있어서, 상기 아날로그-디지털 변환기는,
    상기 샘플링 클럭에 기반하여 아날로그 값을 상기 디지털 값으로 변환하는 ADC 모듈레이터(modulator); 및
    단위 아날로그-디지털 변환 주기(Period)를 가지는 변환시작(Start of conversion) 시간에 기반하여 상기 ADC 모듈레이터의 변환 타이밍을 제어하는 ADC제어기를 포함하고,
    상기 변환시작 시간의 기준 시점은 상기 ADC제어기가 상기 Irq를 수신한 시점에 따라 결정되는 아날로그-디지털 변환 장치.
  6. 제1항에 있어서, 상기 아날로그-디지털 변환기는,
    적어도 하나의 채널로부터 각각 입력된 적어도 하나의 아날로그 값을 순차적으로 상기 디지털 값으로 변환하는 ADC 모듈레이터(modulator); 및
    상기 적어도 하나의 아날로그 값이 상기 디지털 값으로 변환되는 주기(Period)를 가지는 변환시작(Start of conversion) 시간에 기반하여 상기 ADC 모듈레이터의 상기 적어도 하나의 아날로그 값 각각의 변환 타이밍에 대응되는 리셋(reset) 신호를 생성하고, 상기 리셋 신호를 상기 ADC 모듈레이터로 제공하는 ADC제어기; 를 포함하는 아날로그-디지털 변환 장치.
  7. 제6항에 있어서,
    상기 적어도 하나의 채널은 적어도 하나의 홀(hall) 센서에 대응되는 아날로그-디지털 변환 장치.
  8. 제1항에 있어서,
    상기 구동기는 상기 디지털 값에 기반하여 PID 제어 동작을 수행하고, 상기 PID 제어 동작에 기반하여 상기 구동 신호를 생성하고,
    상기 PID 제어 동작의 주기는 상기 Irq에 연동되는 상기 복수의 클럭 중 다른 일부에 기반하여 결정되는 아날로그-디지털 변환 장치.
  9. 제8항에 있어서,
    상기 구동기는 상기 PID 제어 동작에 기반하여 상기 구동 신호에 대응되는 구동 전류를 생성하고, 상기 구동 전류를 보이스 코일 모터(Voice coil motor)로 출력하는 아날로그-디지털 변환 장치.
  10. 제1항에 있어서, 상기 아날로그-디지털 변환기는,
    상기 샘플링 클럭 중 제1 샘플링 클럭에 기반하여 제1 아날로그 값을 제1 디지털 값으로 변환하는 제1 아날로그-디지털 변환기; 및
    상기 샘플링 클럭 중 제2 샘플링 클럭에 기반하여 제2 아날로그 값을 제2 디지털 값으로 변환하는 제2 아날로그-디지털 변환기; 를 포함하고,
    상기 제1 및 제2 아날로그-디지털 변환기는 상기 IC의 Irq에 기반하여 서로 동기화되는 아날로그-디지털 변환 장치.
  11. IC(Integrated Circuit)에 포함되고 복수의 클럭(clock) 중 일부인 제1 샘플링 클럭에 기반하여 제1 아날로그 값을 구동기에 제공되는 제1 디지털 값으로 변환하는 제1 아날로그-디지털 변환기; 및
    상기 IC에 포함되고 상기 복수의 클럭 중 일부인 제2 샘플링 클럭에 기반하여 제2 아날로그 값을 상기 구동기에 제공되는 제2 디지털 값으로 변환하는 제2 아날로그-디지털 변환기; 를 포함하고,
    상기 제1 및 제2 아날로그-디지털 변환기는 상기 IC의 Irq(Interrupt request)에 기반하여 서로 동기화되는 아날로그-디지털 변환 장치.
  12. 제11항에 있어서,
    상기 Irq는 상기 IC의 타이머(timer)의 Irq인 아날로그-디지털 변환 장치.
  13. 제11항에 있어서, 상기 제1 아날로그-디지털 변환기는,
    상기 제1 샘플링 클럭에 기반하여 상기 제1 아날로그 값을 상기 제1 디지털 값으로 변환하는 제1 ADC 모듈레이터(modulator); 및
    상기 Irq에 기반하여 가능(enable) 상태 여부가 결정되고 상기 가능 상태의 변경 시점에 기반하여 상기 제1 ADC 모듈레이터를 제어하는 제1 ADC제어기; 를 포함하고,
    상기 제2 아날로그-디지털 변환기는,
    상기 제2 샘플링 클럭에 기반하여 상기 제2 아날로그 값을 상기 제2 디지털 값으로 변환하는 제2 ADC 모듈레이터(modulator); 및
    상기 Irq에 기반하여 가능(enable) 상태 여부가 결정되고 상기 가능 상태의 변경 시점에 기반하여 상기 제2 ADC 모듈레이터를 제어하는 제2 ADC제어기; 를 포함하는 아날로그-디지털 변환 장치.
  14. 제13항에 있어서,
    상기 제1 ADC제어기는 제1 단위 아날로그-디지털 변환 주기(Period)를 가지는 제1 변환시작(Start of conversion) 시간에 기반하여 상기 제1 ADC 모듈레이터의 변환 타이밍을 제어하고,
    상기 제1 변환시작 시간은 상기 제1 ADC 모듈레이터의 가능 상태의 변경 시점에 동기화되고,
    상기 제2 ADC제어기는 제2 단위 아날로그-디지털 변환 주기(Period)를 가지는 제2 변환시작(Start of conversion) 시간에 기반하여 상기 제2 ADC 모듈레이터의 변환 타이밍을 제어하고,
    상기 제2 변환시작 시간은 상기 제2 ADC 모듈레이터의 가능 상태의 변경 시점에 동기화되는 아날로그-디지털 변환 장치.
  15. 제11항에 있어서, 상기 제1 아날로그-디지털 변환기는,
    상기 제1 샘플링 클럭에 기반하여 상기 제1 아날로그 값을 상기 제1 디지털 값으로 변환하는 제1 ADC 모듈레이터(modulator); 및
    제1 단위 아날로그-디지털 변환 주기(Period)를 가지는 제1 변환시작(Start of conversion) 시간에 기반하여 상기 제1 ADC 모듈레이터의 변환 타이밍을 제어하는 제1 ADC제어기를 포함하고,
    상기 제2 아날로그-디지털 변환기는,
    상기 제2 샘플링 클럭에 기반하여 상기 제2 아날로그 값을 상기 제2 디지털 값으로 변환하는 제2 ADC 모듈레이터(modulator); 및
    제2 단위 아날로그-디지털 변환 주기(Period)를 가지는 제2 변환시작(Start of conversion) 시간에 기반하여 상기 제2 ADC 모듈레이터의 변환 타이밍을 제어하는 제2 ADC제어기를 포함하고,
    상기 제1 변환시작 시간의 기준 시점은 상기 제1 ADC제어기가 상기 Irq를 수신한 시점에 따라 결정되고,
    상기 제2 변환시작 시간의 기준 시점은 상기 제2 ADC제어기가 상기 Irq를 수신한 시점에 따라 결정되는 아날로그-디지털 변환 장치.
  16. 제11항에 있어서, 상기 제1 아날로그-디지털 변환기는,
    적어도 하나의 제1 채널로부터 각각 입력된 적어도 하나의 제1 아날로그 값을 순차적으로 상기 제1 디지털 값으로 변환하는 제1 ADC 모듈레이터(modulator); 및
    상기 적어도 하나의 제1 아날로그 값이 상기 제1 디지털 값으로 변환되는 주기(Period)를 가지는 제1 변환시작(Start of conversion) 시간에 기반하여 상기 제1 ADC 모듈레이터의 상기 적어도 하나의 제1 아날로그 값 각각의 변환 타이밍에 대응되는 제1 리셋(reset) 신호를 생성하고, 상기 제1 리셋 신호를 상기 제1 ADC 모듈레이터로 제공하는 제1 ADC제어기; 를 포함하고,
    상기 제2 아날로그-디지털 변환기는,
    적어도 하나의 제2 채널로부터 각각 입력된 적어도 하나의 제2 아날로그 값을 순차적으로 상기 제2 디지털 값으로 변환하는 제2 ADC 모듈레이터(modulator); 및
    상기 적어도 하나의 제2 아날로그 값이 상기 제2 디지털 값으로 변환되는 주기(Period)를 가지는 제2 변환시작(Start of conversion) 시간에 기반하여 상기 제2 ADC 모듈레이터의 상기 적어도 하나의 제2 아날로그 값 각각의 변환 타이밍에 대응되는 제2 리셋(reset) 신호를 생성하고, 상기 제2 리셋 신호를 상기 제2 ADC 모듈레이터로 제공하는 제2 ADC제어기; 를 포함하는 아날로그-디지털 변환 장치.
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