JPH0895710A

JPH0895710A - Ａｄコンバータの制御装置及び制御方法

Info

Publication number: JPH0895710A
Application number: JP6229246A
Authority: JP
Inventors: Yoshimi Wada; 好美和田; Satoshi Takuma; 聡詫間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-09-26
Filing date: 1994-09-26
Publication date: 1996-04-12
Also published as: US5663729A; DE19525114A1; DE19525114C2

Abstract

(57)【要約】【目的】ＡＤ変換動作を全てプロセッサによる制御で行
うことで、コストの低減と同時に、誤動作のチェックや
動作条件の変更が簡単にできる。【構成】プロセッサ１８のＡＤ変換制御部１８は、割込
タイマ２０の割込信号が得られる毎に、出力ポート１４
のクロック発生回路２４をＬレベル出力状態とＨレベル
出力状態に交互に設定してクロック信号Ｅ１を発生させ
る。また割込信号による最初のクロック信号Ｅ１の出力
に同期して出力ポート１４のチップセレクト回路２６か
らチップセレクト信号Ｅ２を出力させる。更にクロック
信号Ｅ１の発生に同期してＡＤコンバータ１０からパラ
レル出力される１ビット信号Ｅ３を、割込信号に同期し
て１ビットずつ入力ポート１６から取り込んでレジスタ
３２に格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックに同期してア
ナログ信号をデジタル信号に変換し、変換毎にデジタル
信号を１ビットずつ順番に出力するシリアル出力型のＡ
Ｄコンバータの制御装置及び制御方法に関し、特に、プ
ロセッサの制御によるポート出力によってＡＤコンバー
タの変換動作と変換出力の取込みを制御するＡＤコンバ
ータの制御装置及び制御方法に関する。

【０００２】

【従来の技術】従来、時間的な変化が比較的少ない温度
や湿度などを検出するセンサからのアナログ検出信号
を、マイクロプロセッサに取り込んで処理するため、シ
リアル出力型のＡＤコンバータが使用されている。シリ
アル出力型のＡＤコンバータは、外部からのクロック信
号とチップセレクト信号の供給により、アナログ入力信
号を例えば８ビットのデジタル信号に変換する。そし
て、クロック信号に同期してデジタル信号に変換する毎
に、そのときのデジタルデータの先頭ビットから順番に
１ビットずつ出力する。ＤＡコンバータからのシリアル
ビット出力は、クロックに同期してシフトレジスタに取
り込まれ、取り込みの終了で８ビットのパラレルデータ
を得る。このため、ＡＤコンバータが８ビットのデジタ
ル信号をシリアル出力するためには、クロック信号によ
る８回の変換動作が必要になる。

【０００３】またクロック信号に同期してチップセレク
ト信号をイネーブルすると、まずＬレベルのスタートビ
ットが出力され、その後にクロック信号に同期した変換
動作を行い、その都度、８ビットのデジタル信号を上位
ビットが順番に１ビットずつ出力する。最終ビットの出
力が済むと、ＤＡコンバータはＨレベルのストップビッ
トを出力し、次にチップセレクト信号をデセーブルする
ことで、１回分のＤＡ変換動作が終了する。

【０００４】したがって、最初のチップセレクト、スタ
ートビット出力、最後のストップ出力を加えると、シリ
アル出力型のＡＤコンバータを使用して８ビットの並列
データを取り込むためには、１１個のクロック信号を必
要とする。従来、シリアル出力型のＡＤコンバータの制
御は、専用のハードウェア回路で行っている。例えばク
ロック発生回路で、プロセッサに対するマイクロ秒オー
ダーのクロックパルスを分周してミリ秒オーダーのＡＤ
変換用のクロック信号を発生し、固定的にＡＤコンバー
タに供給する。プロセッサからＡＤ変換の指示がある
と、このクロック信号に同期して出力ポートのフリップ
フロップをセットし、チップセレクト信号をイネーブル
とする。

【０００５】これによってＡＤコンバータがクロック信
号に同期して変換動作を開始する。クロック発生回路か
らのクロック信号は、プロセッサの入力ポートにも与え
られ、ＡＤコンバータのスタートビットからストップビ
ットの間に行われるビット出力をレジスタに取り込んで
パラレルデータに変換する。シリアル出力型のＡＤコン
バータの利点は、コストが安いことにある。通常のＡＤ
コンバータは、パラレル出力型であり、１回の変換動作
で８ビットパラレルデータを取り込むことができ、高精
度で高速の変換動作ができる。しかし、パラレル型のＡ
Ｄコンバータは、コストが高く、それほど高い変換速度
や精度が要求されない装置での使用には適していない。

【０００６】またＡＤコンバータは、通常、サンプルホ
ールド回路を設け、アナログ信号をサンプルホールドし
てからＡＤコンバータでデジタル信号に変換している。
しかし、温度や湿度等は、ミリ秒オーダーで行われるＡ
Ｄ変換動作の時間では、ほとんど変化せず、サンプルホ
ールドの必要性は低い。このため、時間的変化の少ない
温度や湿度等のセンサからの検出信号をデジタル信号に
変化する際には、サンプルホールド回路を設けず、直
接、シリアル出力型のＡＤコンバータに入力して変換す
ることで、更にコスト低減のメリットが得られる。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のシリアル出力型のＡＤコンバータの制御は、
全てハードウェア回路によって固定的に行われていたた
め、プロセッサの負担は軽減できるが、その分、ハード
ウェア回路が増加し、コスト面での負担が大きいという
問題があった。またハードウェア回路を実現するための
回路設計に手間と時間がかかり、アナログセンサの特性
に適合してクロック周波数やクロック幅等を変更しよう
としても、簡単にはできない問題があった。

【０００８】またＡＤコンバータが誤動作を起こすと、
スタートビットやストップビットが正常に出力されなく
なるが、このような誤動作をハードウェア回路で識別す
ることは、複雑な回路構成を必要とすることからコスト
的に実現が困難である。このためＡＤコンバータの誤動
作による異常データがそのままプロセッサに取り込ま
れ、プロセッサによる制御等が異常となり、信頼性に欠
ける問題があった。例えば温度等のプロセス制御にあっ
ては、ＡＤコンバータの誤動作によるセンサの異常デー
タを認識できずにプロセッサがヒータを制御すると、異
常加熱を起こす等の恐れがあった。

【０００９】本発明の目的は、ＡＤ変換動作を全てプロ
セッサによる制御で行うことで、コストの低減と同時
に、誤動作のチェックや動作条件の変更が簡単にできる
シリアル出力型のＡＤコンバータの制御装置及び制御方
法を提供する。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、シリアル出力型のＡＤコンバ
ータ１０を対象とする。シリアル出力型のＡＤコンバー
タは、チップセレクト信号Ｅ２が有効となっている状態
で、入力されているアナログ信号Ｅinをクロック信号Ｅ
１が得られる毎に所定ビット数のデジタル信号に変換
し、各変換毎に所定のビット順序に従ったビット出力信
号Ｅ３を１ビットずつ出力する。

【００１１】プロセッサ１８の出力ポート１８には、Ａ
Ｄコンバータ１０に供給するクロック信号Ｅ１を出力す
るクロック発生回路２４と、ＡＤコンバータ１０に供給
するチップセレクト信号Ｅ２を作成するチップセレクト
発生回路２６が設けられる。プロセッサ１８には、レジ
スタ３２、割込タイマ２０、ＡＤ変換制御部２２が設け
られる。レジスタ３２は、ＡＤコンバータ１０で変換し
たデジタル信号を格納する。割込タイマ２０は、指定さ
れたＡＤコンバータの制御期間に亘り、割込信号を所定
周期毎に発生する。

【００１２】ＡＤ変換制御部２２は、割込タイマ２０の
割込信号が得られる毎に、クロック発生回路２４をＬレ
ベル出力状態とＨレベル出力状態に交互に設定してクロ
ック信号を発生させる。またＡＤ変換制御部２２は、割
込信号による最初のクロック信号の出力に同期してチッ
プセレクト発生回路２６からチップセレクト信号を出力
させる。更に、またＡＤ変換制御部２２は、クロック信
号の発生に同期してＡＤコンバータ１０から出力される
ビット出力信号Ｅ３、割込信号に同期して１ビットずつ
入力ポート１６から取り込んでレジスタ３２に格納す
る。

【００１３】更に、シリアル出力型のＡＤコンバータ１
０は、クロック信号Ｅ１に同期したビットデータの先頭
にＬレベルのスタートビットを出力すると共に、最後に
スタートビットとは異なるＨレベルのストップビットを
出力する。そこでＡＤ変換制御部２２は、レジスタ３２
に対するビットデータの読み込みに先立ち、ＡＤコンバ
ータ１０の出力するスタートビットが規定レベルにある
か否か判定し、規定レベルにないときはエラーと判断す
る。

【００１４】この場合のエラー判断は、スタートビット
のエラー判定時に、再度、クロック信号を出力させるリ
トライを行ってスタートビットが規定レベルにあるか否
か判定し、リトライを複数回行っても規定レベルにない
ときにエラーと判断することが望ましい。更に、ＡＤ変
換制御部２２は、レジスタ３２に対するビットデータの
読込み終了後に、ＡＤコンバータ１０の出力するストッ
プビットが規定レベルにあるか否か判定し、規定レベル
にないときはエラーと判断する。この場合のエラー判断
も、ストップビットのエラー判定時に、再度、クロック
信号を出力させるリトライを行ってストップビットが規
定レベルにあるか否か判定し、リトライを複数回行って
も規定レベルにないときにエラーと判断することが望ま
しい。

【００１５】ＡＤ変換制御部３２によるビット出力信号
Ｅ３の取り込みは、割込信号によりクロック発生回路２
４にＬレベル出力状態をセットした後に、レジスタ３２
にビットデータを取り込む。また割込信号によりクロッ
ク発生回路２４をＨレベル出力状態をセットした後に、
レジスタ３２にビットデータを取り込んでもよい。割込
タイマ２０は、変換するアナログ信号に応じ任意にタイ
マ周期を可変することができる。このため、割込タイマ
２０は、ＡＤコンバータ１０のＡＤ変換動作の途中で、
タイマ周期を可変するようなこともできる。

【００１６】プロセッサ１８の出力ポート１４に設ける
クロック発生回路２４とチップセレクト発生回路２６と
しては、割込信号に基づくプロセッサ１８からの指示で
セット又はリセットされるフリップフロップ回路が使用
される。更に、シリアル出力型のＡＤコンバータ１０
は、温度や湿度等のアナログセンサから出力される検出
信号をデジタル信号に変換する。

【００１７】また本発明は、シリアル出力型のＡＤコン
バータ１０の制御方法を提供する。この制御方法は、ＡＤコンバータ１０の制御期間に亘り、割込信号を所
定周期毎に発生し、割込信号が得られる毎に、Ｌレベル出力状態とＨレベ
ル出力状態を交互に設定してＡＤコンバータ１０にクロ
ック信号Ｅ１を出力し、最初のクロック信号Ｅ１の出力に同期してチップセレ
クト信号Ｅ２をＡＤコンバータ１０に出力し、更に、割込信号によるクロック信号Ｅ１の発生に同期
してＡＤコンバータ１０から出力される１ビット信号Ｅ
３を順次取り込んで並列データとして格納する。

【００１８】この制御方法の詳細は、前述した装置構成
の内容と同じになる。

【００１９】

【作用】このような本発明のＡＤコンバータの制御装置
及び制御方法によれば次の作用が得られる。シリアル出
力型ＡＤコンバータの変換動作に必要なクロック信号、
チップセレクト信号、更にレジスタへのビット出力の格
納の全てを、プロセッサに設けた割込タイマからの割込
信号に基づいてファームウェアとしてのＡＤ変換制御部
で行うため、プロセッサの外付けとなるハードウェア回
路は、シリアル出力型のＡＤコンバータとその外付け回
路のみで済み、回路構成を必要最小限に抑えることで最
小の回路規模とでき、コストの低減が図れる。

【００２０】またＡＤ変換動作を決めるクロック信号の
周期やクロック幅は、プロセッサの割込タイマの設定周
期を変更するというソフトウェア処理で簡単に実現で
き、回路設計の変更を必要としない。更に、ＡＤコンバ
ータの変換開始時のスタートビットと変換終了時のスト
ップビットのチェックルーチンをもつことで、ＡＤコン
バータの誤動作が確実に検出でき、誤動作時の変換デー
タを有効データとして処理してしまうことを確実に回避
でき、ＡＤ変換の信頼性を向上できる。

【００２１】更に、スタートビット又はストップビット
のエラーを判定した際に、複数回クロックを出力して正
常動作に戻すリトライ動作を行うことで、ノイズ等によ
る回復可能なエラーをハードウェア・エラーと判定して
しまうことを防ぎ、エラー判定の信頼性を高めている。

【００２２】

【実施例】図２は、本発明の一実施例である。本発明の
制御対象となるＡＤコンバータ１０は、シリアル出力型
のＡＤコンバータであり、例えば富士通製ＭＢ４０５２
Ｍを使用することができる。ＡＤコンバータ１０は、ク
ロック入力端子ＣＬＫ、チップセレクト入力端子ＣＳ、
アナログ信号入力端子Ａ0 、デジタル信号のビット出力
端子ＤＯを有する。また、電源端子ＶＣＣ１，ＶＣＣ２
およびリセット端子ＲＳは、＋５Ｖの電源ラインに接続
される。更に、グランド端子ＡＧ，ＤＧは、アースライ
ンに接続される。

【００２３】この実施例で、ＡＤコンバータ１０のアナ
ログ入力端子Ａ0 には温度センサ１２からの信号線が接
続され、温度センサ１２で検出したアナログ温度検出信
号Ｅinを入力している。ＡＤコンバータ１０のＡＤ変換
制御を行うため、マイクロプロセッサユニット（以下
「ＭＰＵ」という）１８が設けられる。ＭＰＵ１８は、
出力ポート１４と入力ポート１６を有し、バス３４で接
続している。

【００２４】ＭＰＵ１８には、割込タイマ２０、ＡＤ変
換制御部２２およびカウンタレジスタ３２が設けられ
る。割込タイマ２０およびＡＤ変換制御部２２は、プロ
グラム制御による機能として実現される。カウンタレジ
スタ３２は、ＭＰＵ１８のハードウェアとして設けた汎
用のカウンタレジスタを使用する。ＭＰＵ１８の出力ポ
ート１４には、クロック発生回路として動作するクロッ
ク用フリップフロップ２４と、チップセレクト発生回路
として動作するチップセレクト用フリップフロップ２６
が設けられている。クロック用フリップフロップ２４か
らのクロック信号Ｅ１は、ＡＤコンバータ１０のクロッ
ク入力端子ＣＬＫに出力される。チップセレクト用フリ
ップフロップ２６からのチップセレクト信号Ｅ２は、Ａ
Ｄコンバータ１０のチップセレクト入力端子ＣＳに出力
される。

【００２５】ＡＤコンバータ１０のビット出力端子ＤＯ
からの出力ラインは、抵抗２８と抵抗３０による分圧電
圧で規定の論理レベルＨの電圧レベルにバイアスされて
いる。ＭＰＵ１８に設けた割込タイマ２０は、ＡＤコン
バータ１０の変換動作時に、予め定めた一定周期、例え
ば１０ｍｓの割込周期で割込信号を発生する。ＡＤ変換
制御部２２は、割込タイマ２０からの割込信号に基づ
き、出力ポート１４のクロック用フリップフロップ２４
をセット／リセット制御して、クロック信号Ｅ１を発生
する。即ち、割込信号が得られるごとにクロック用フリ
ップフロップ２４のセットとリセットを交互に繰り返
す。

【００２６】また、クロック用フリップフロップ２４に
おける最初のクロック信号の出力に同期して、チップセ
レクト用フリップフロップ２６のセット動作を行い、チ
ップセレクト信号Ｅ２を、イネーブル状態を示すＬレベ
ルとする。チップセレクト信号Ｅ２がイネーブル状態を
示すＬレベルとなっている間、ＡＤコンバータ１０は、
クロック信号Ｅ１に同期して温度センサ１２からのアナ
ログ温度検出信号を８ビットのデジタルデータに変換す
る動作を行う。

【００２７】この変換動作において、チップセレクト信
号Ｅ２がＬレベルとなったときの最初のクロック信号Ｅ
１のタイミングにあっては、ビット出力端子ＤＯからの
ビット出力信号Ｅ３をアナログ入力とは無関係にＬレベ
ルとするスタートビットを出力する。また、スタートビ
ットに続いて８ビット分の１ビット信号Ｅ３の出力を終
了すると、ビット出力端子ＤＯからの１ビット信号Ｅ３
をアナログ入力に関わらずＨレベルとするストップビッ
トを出力する。

【００２８】ＭＰＵ１８に設けたＡＤ変換制御部２２
は、クロック信号Ｅ１およびチップセレクト信号Ｅ２の
発生を制御すると同時に、クロック信号に同期してＡＤ
コンバータ１０のビット出力端子Ｅ0 より出力される１
ビット信号Ｅ３を順番に入力ポート１６より取り込ん
で、カウンタレジスタ３２に格納する。更にＡＤ変換制
御部２２は、マイクロ秒オーダーのマシンクロックで動
作し、ＡＤコンバータ１０が変換動作に先立って出力す
るスタートビットが正しくＬレベルにあるか否かのチェ
ック、および変換動作が終了した後に出力するストップ
ビットが正しくＨレベルにあるかどうかのチェックを行
う。もしスタートビットが誤動作によりＨレベルのまま
であった場合には、割込タイマ２０の割込信号に同期し
たクロック信号Ｅ１の出力を複数回繰り返すリトライ動
作を行い、その間にスタートビットが正しいＬレベルに
ならなければ、フレーミングエラーと判定し、エラー処
理や更に上位のコントローラへのエラー通知を行う。

【００２９】また、ＡＤ変換が終了してカウンタレジス
タ３２に８ビットデータが格納された状態で、ＡＤコン
バータ１０の誤動作でストップビットがＬレベルと異常
になった場合には、同様に、割込タイマ２０の割込信号
に同期してクロック信号Ｅ１を出力するリトライ動作を
行い、それでもストップビットが正常なＨレベルに回復
しなかった場合には、カウンタレジスタ３２に格納した
８ビットデータを無効化し、温度制御などに使用しない
ようにする。そして、ＡＤコンバータ１０のフレーミン
グエラーとしてアラーム処理を行い、必要ならば上位の
コントローラにエラー通知を行う。

【００３０】図３および図４のフローチャートは、図２
のＭＰＵ１８に設けたＡＤ変換制御部２２による制御処
理である。ＭＰＵ１８において、ＡＤコンバータ１０か
らの温度データの取込要求が発生すると、一定の変換制
御期間に亘り割込タイマ２０が動作し、例えば１０ｍｓ
ごとに割込信号を発生し、この割込信号が発生するごと
に、図３および図４に示すＡＤ変換処理が起動する。

【００３１】ＡＤ変換制御処理は、まず図３のステップ
Ｓ１で、前回のクロックはＨレベルか否かチェックす
る。最初、前回のクロックはＬレベルであることから、
ステップＳ６に進み、クロックＣＬＫにＨレベルをセッ
トする。具体的には、出力ポート１４のクロック用フリ
ップフロップ２４をセットして、クロック信号Ｅ１をＨ
レベルとする。

【００３２】ステップＳ６でクロックをＨレベルにセッ
トすると、図４のステップＳ１４で、ストップビットの
タイミングか否かチェックし、ストップビットのタイミ
ングでないことから、そのまま処理を終了して、次の割
込待ちにリターンする。２回目の割込信号による起動時
には、ステップＳ１で、前回のクロックはＨレベルにあ
ることから、ステップＳ２に進み、今度はクロックをＬ
レベルにセットする。

【００３３】即ち、出力ポート１４のクロック用フリッ
プフロップ２４をリセットしてクロック信号Ｅ１をＬレ
ベルにする。次にステップＳ３で、チップセレクトをＬ
レベルにセット済みか否かチェックする。初期状態にあ
っては、チップセレクトはＨレベルにあり、このためス
テップＳ７に進み、チップセレクトにＬレベルをセット
してイネーブル状態とする。

【００３４】即ち、出力ポート１４のチップセレクト用
フリップフロップ２６をセットしてチップセレクト信号
Ｅ２をＬレベルとする。ステップＳ７でチップセレクト
をＬレベルとすると、そのまま図４のステップＳ１４を
通って割込待ちにリターンする。３回目の割込タイマ２
０からの割込信号を受けると、ステップＳ１で、前回の
クロックはＬレベルであることから、ステップＳ６に進
んで、クロックをＨレベルとして割込待ちにリターンす
る。

【００３５】この３回目の割込信号におけるクロック信
号Ｅ１のＨレベルへの立上がりに同期し、チップセレク
ト信号Ｅ２が有効（Ｌレベル）となって動作状態となっ
たＡＤコンバータ１０は、ビット出力端子Ｅを非動作時
のＨレベル状態からスタートビットを示すＬレベル出力
に切り替える。このタイマ割込みが３回発生するまでの
動作を図５のタイミングチャートについて説明すると、
次のようになる。

【００３６】図５（Ａ）の最初のタイマ割込みで、図５
（Ｂ）のクロック信号Ｅ１はＨレベルに立ち上がり、２
回目のタイマ割込みでＬレベルに立ち下がる。このとき
図５（Ｃ）のチップセレクト信号Ｅ２がイネーブル状態
を示すＬレベルに立ち下がる。３回目のタイマ割込みが
あると、クロック信号Ｅ１はＨレベルに立ち上がり、こ
のときＬレベルとなるチップセレクト信号Ｅ２により動
作状態になるＡＤコンバータ１０からは、図５（Ｄ）に
示すようにＡＤ変換出力信号Ｅ３として、Ｌレベルに立
ち下がったスタートビットを出力する。

【００３７】再び図３を参照するに、ＡＤコンバータ１
０がスタートビットを出力した後の４回目の割込信号の
際には、ステップＳ１で、前回のクロックはＨレベルで
あることから、ステップＳ２に進んで、クロックをＬレ
ベルとし、続いてステップＳ３で、チップセレクトはＬ
レベルにセット済みであることから、ステップＳ４に進
み、スタートビットの確認済みをチェックする。この取
込みは、Ｌレベルに立下った後の太い線の区間内の任意
のタイミングで行われる。

【００３８】このときスタートビットは未確認であるこ
とから、ステップＳ８に進み、スタートビットを読み込
んで正しいＬレベルにあるか否かチェックする。正しい
Ｌレベルにあれば、ステップＳ９で、スタートビット確
認済みフラグをセットして、次の割込待ちにリターンす
る。一方、ＡＤコンバータ１０の誤動作によりスタート
ビットが正しいＬレベルになくＨレベルであった場合に
は、ステップＳ１０に進み、リトライカウンタを＋１し
てから、ステップＳ１１で、リトライカウンタが予め定
めた所定値ｎに達したか否かチェックし、ｎに達するま
ではステップＳ１２のリトライ処理を行う。ステップＳ
１２のリトライ処理は、スタートビットが異常であるこ
とから、カウンタレジスタ３２に対するビットデータの
取込みを行わずに、クロック信号Ｅ１をｎ回発生させる
処理となる。

【００３９】即ち、ステップＳ１２で、ＡＤコンバータ
１０の１ビット出力信号Ｅ３をカウンタレジスタ３２に
取り込まずに次の割込待ちにリターンし、この処理を、
ステップＳ８で、スタートビットが正しいＬレベルにな
るまで繰り返す。もしｎ回リトライ処理を繰り返しても
スタートビットが正しいＬレベルにならなかった場合に
は、ステップＳ１１からステップＳ１３に進み、ＡＤコ
ンバータ１０のフレーミングエラーと判断し、例えば上
位装置にエラー通知を行う。

【００４０】通常の動作にあっては、ＡＤコンバータ１
０より正しくＬレベルのスタートビットが得られ、ステ
ップＳ９でスタートビット確認済みフラグをセットした
後、次の割込待ちにリターンする。続いて５回目のタイ
マ割込みによるクロックのＨレベルのセットから、図５
（Ｄ）のように、ＡＤコンバータ１０がＡＤ変換出力信
号（１ビット出力信号）Ｅ３を、最上位のマスタシリア
ルビット（ＭＳＢ）から最下位のラストシリアルビット
（ＬＳＢ）まで、１クロック周期ごとに出力する。図３
の処理にあっては、タイマ割込みでクロック信号をＬレ
ベルにセットして立ち上げた後に、ステップＳ５でＡＤ
変換出力信号Ｅ３のビットデータを読み込んで、カウン
タレジスタ３２に格納している。

【００４１】更に詳細には、クロック信号Ｅ１がＬレベ
ルに立ち下がってから次にＨレベルに立ち上がるまでの
間の太線の区間内のマシンクロックによる動作タイミン
グで、マスタシリアルビットからラストシリアルビット
までの８ビット分のビットデータのカウンタレジスタ３
２の格納が順番に行われる。カウンタレジスタ３２に対
するＡＤコンバータ１０からの最終ビット（ＬＳＢ）の
格納が終了すると、ＡＤコンバータ１０の出力信号Ｅ３
は、ストップビットを示すＨレベルに固定される。この
ストップビットのチェックは、図４のステップＳ１４〜
Ｓ２１のルーチンで行われる。まずステップＳ１４で、
ストップビットの出力タイミングを判定すると、ステッ
プＳ１５で、ストップビット確認済みか否かチェックす
る。最初、ストップビット確認済みでないことから、ス
テップＳ１６に進み、ストップビットが正しいＨレベル
となっているか否かチェックする。

【００４２】正しいＨレベルにあれば、ステップＳ１７
で、ストップビット確認済みフラグをセットし、次のタ
イマ割込みを待つ。ストップビットが正しいＨレベルに
あることを確認した後の次のタイマ割込みは、図５のタ
イミングチャートのように、クロック信号Ｅ１をＬレベ
ルにセットし、これに同期して図５（Ｃ）のチップセレ
クト信号Ｅ２がデセーブル状態を示すＨレベルにリセッ
トされ、ＡＤコンバータ１５の変換動作が終了する。

【００４３】一方、ＡＤコンバータ１０の誤動作でスト
ップビットがＬレベルのままであった場合には、ステッ
プＳ１８でリトライカウンタを１つカウントアップし、
ステップＳ１９で、リトライカウンタが所定値ｎに達し
たか否かチェックし、所定値ｎに達するまで、ステップ
Ｓ２０でリトライ処理を行う。このストップビットのリ
トライ処理は、ＭＰＵ１８のカウンタレジスタ３２に格
納している変換データを、変換データを必要とする温度
制御部などに引き渡さずに保留する処理である。

【００４４】リトライ処理に伴うクロック発生がｎ回に
達する前にストップビットが正しいＨレベルになると、
この時点でカウンタレジスタ３２の格納データを温度制
御部などに有効データとして引き渡す。一方、リトライ
カウンタがｎ回に達するまでのリトライ処理を行っても
ストップビットがＬレベルのままであった場合には、Ａ
Ｄコンバータ１０のフレーミングエラーと判定し、ステ
ップＳ２１で、上位装置にエラー通知を行うと共に、カ
ウンタレジスタ３２の格納データを無効化し、温度制御
での使用を禁止させる。

【００４５】図６のフローチャートは、本発明によるＡ
Ｄ変換制御処理の他の実施例であり、この実施例にあっ
ては、ＡＤ変換制御部２２によるクロックのＨレベルの
セット後に、チップセレクト信号、スタートビット、ス
トップビットのチェック、更にビットデータの取込みを
行うようにしたことを特徴とする。即ち、図７のタイミ
ングチャートに示すように、図７（Ａ）のタイマ割込み
による図７（Ｂ）のクロック信号Ｅ１のＨレベルへの立
上がりに同期して、図７（Ｃ）のチップセレクト信号Ｅ
２のイネーブル状態（Ｌ状態へのセット）および図７
（Ｄ）のＡＤ変換出力信号Ｅ３のスタートビット、マス
タシリアルビット（ＭＳＢ）〜ラストシリアルビット
（ＬＳＢ）、およびストップビットの取込みを行ってい
る。

【００４６】このようなタイマ割込みによるクロック信
号のＨレベルへの立上がりでＡＤ変換処理を行うため、
ステップＳ１´で、前回のクロックがＬレベルであれ
ば、ステップＳ２´でクロックをＨレベルとして、ステ
ップＳ３以降の一連の制御処理を行う。これに対し、前
回のクロックがステップＳ１でＨレベルであった場合に
は、ステップＳ６´に進み、クロックをＬレベルとし、
この場合は制御処理を行わずに次の割込待ちとなる。

【００４７】これを図３のクロックのＬレベルのセット
後に変換処理を行う場合と対比してみると、図３のステ
ップＳ１にあっては、前回のクロックがＨレベルか否か
チェックしているが、図６のステップＳ１´では、前回
のクロックがＬレベルか否かをチェックしている。そし
て、図３で前回のクロックがＨレベルであると、ステッ
プＳ２で、クロックをＬレベルに立ち下げて、ステップ
Ｓ３以降の変換処理を行っているが、図６の場合には、
前回のクロックがＬレベルであったときにステップＳ２
´でクロックをＨレベルに立ち上げて、ステップＳ３以
降の変換制御処理を行っている。

【００４８】この結果、図３の処理にあっては、クロッ
クの立下がりから次の立上がりの間のタイミングで、ス
テップＳ５のビットデータのカウンタレジスタ３２に対
する取込みが行われる。これに対し図６の処理にあって
は、クロック信号をＨレベルに立ち上げて次にＬレベル
に立ち下げるまでの図７（Ｂ）の太線の内のマシンクロ
ックによる任意の動作タイミングで、ステップＳ５のビ
ットデータのカウンタレジスタ３２への取込みが行われ
ることになる。

【００４９】図８のタイミングチャートは、図２のＭＰ
Ｕ１８に設けた割込タイマ２０の割込周期を２倍の２０
ｍｓに変更した実施例であり、図３のクロックのＬレベ
ルの立下げ後にチップセレクトとデータ取込みを行う図
３のフローチャートによる動作を例にとっている。この
ように本発明にあっては、ＭＰＵ１８に設けている割込
タイマ２０のタイマ周期を変えるだけで、ＡＤコンバー
タ１０の変換速度を任意に設定できる。例えば、ＭＰＵ
１８がＡＤ変換制御以外に処理しているプログラムの負
荷が大きい場合には、図８のように、割込タイマ２０の
割込周期を大きくすることで、ＡＤ変換制御以外の処理
にＭＰＵ１８を割り当てることができる。

【００５０】勿論、割込タイマの周期は温度センサ１２
の時間的な温度変動の影響を受けない変換動作時間に収
まる範囲で拡大する。逆に、図７の割込周期１０ｍｓよ
り更に短い割込周期を設定して、アナログ信号の時間的
な変動に対する誤差を低減するようにしてもよい。更
に、ＡＤコンバータ１０による８ビットデータの取込期
間の各シリアルビット出力ごとのＡＤ変換でのアナログ
信号の時間的変動で、最初のマスタシリアルビット（Ｍ
ＳＢ）の出力時と最後のラストシリアルビット（ＬＳ
Ｂ）の出力時ではアナログ信号が時間的に変化している
ような場合には、複数回のＡＤ変換制御を行い、カウン
タレジスタ３２より得られた複数回のデータの平均デー
タを使用するようにしてもよい。

【００５１】図９のタイミングチャートは、本発明のＡ
Ｄ変換制御の他の実施例である。この実施例にあって
は、ＡＤ変換の途中で割込タイマ２０の割込周期を１０
ｍｓから２０ｍｓに変更したことを特徴とする。また、
チップセレクト制御および出力信号の取込みは、クロッ
ク信号をＬレベルにセットした後のタイミングで行う図
３の処理の場合である。

【００５２】図９（Ａ）のタイマ割込みは、最初、１０
ｍｓであるが、途中から倍の２０ｍｓに切り替えてい
る。この結果、図９（Ｄ）のＡＤ変換出力信号Ｅ３は、
マスタシリアルビットＭＳＢから第５シリアルビット５
ＳＢまでは１０ｍｓのタイマ割込みによるクロック信号
Ｅ１による変換動作で出力されるが、第４シリアルビッ
ト４ＳＢ以降は２０ｍｓのタイマ割込みによる２倍に周
期が拡大したクロック信号による変換動作となり、その
結果、時間的なＡＤ変換の分解能が上位ビットと下位ビ
ットで異なっている。

【００５３】尚、上記の実施例は、マイクロプロセッサ
ユニット（ＭＰＵ）による処理を例にとるものであった
が、デジタル・シグナル・プロセッサ（ＤＳＰ）を用い
てもよいことは勿論である。また、カウンタレジスタ３
２の代わりに入力ポート１６にシフトレジスタを設け
て、ＡＤコンバータ１０からのシリアルビット出力を読
み込んでパラレルデータに変換した後に、バス３４を介
してＭＰＵ１８に転送するようにしてもよい。

【００５４】更に上記の実施例は、１台のＡＤコンバー
タ１０の制御を例にとるものであったが、複数台のＡＤ
コンバータ１０をＭＰＵ１８のＡＤ変換制御部２２によ
って共通に制御するようにしてもよい。複数のＡＤコン
バータの制御は、同じタイミングで複数のＡＤコンバー
タを一斉に並列的に動作する場合と、所定の順番に従っ
て複数のＡＤコンバータを順次動作する場合がある。更
に本発明は、実施例に示した数値による限定は受けな
い。

【００５５】

【発明の効果】以上説明してきたように本発明によれ
ば、シリアル出力型のＡＤコンバータを動作するクロッ
ク信号およびチップセレクト信号は、全てプロセッサに
よる制御のもとに出力ポートから供給でき、外部回路は
シリアル出力型のＡＤコンバータとその外付け回路のみ
で済み、ハードウェアの回路構成を低減して、ＡＤコン
バータを使用した場合のコストを低減できる。

【００５６】また、ＡＤコンバータの変換動作に先立つ
スタートビットと変換動作終了時のストップビットを取
り込んで正しいレベルにあるか否かチェックでき、スタ
ートビットおよびストップビットの異常からＡＤコンバ
ータの誤動作を知って、リトライ処理やエラー処理を適
切にでき、ＡＤ変換されたデータの信頼性を向上でき
る。

【００５７】更に、プロセッサの割込タイマの周期をソ
フトウェア的に変えるだけで発生するクロック信号の周
期やクロック幅を変えることで、ＡＤコンバータの動作
特性を簡単に変更することができ、変換するアナログ信
号に適合した変換特性を自由に設定することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の実施例のブロック図

【図３】クロック立下りに同期した本発明のＡＤ変換制
御のフローチャート

【図４】本発明のＡＤ変換処理のフローチャート（続
き）

【図５】図２のクロック立下りに同期した本発明のＡＤ
変換制御のタイミングチャート

【図６】クロック立上りに同期した本発明のＡＤ変換制
御のフローチャート

【図７】クロック立上りに同期した場合の本発明のＡＤ
変換制御のタイミングチャート

【図８】割込タイマの周期を２倍にした場合のタイミン
グチャート

【図９】ＡＤ変換動作の途中で割込タイマの周期を変更
した場合のタイミングチャート

【符号の説明】

１０：ＡＤコンバータ（シリアル出力型）１２：温度センサ１４：出力ポート１６：入力ポート１８：プロセッサ（ＭＰＵ）２０：割込タイマ２２：ＡＤ変換制御部２４：クロック用ＦＦ（クロック発生回路）２６：チップセレクト用ＦＦ（チップセレクト発生回
路）２８，３０：抵抗３２：カウントレジスタ３４：バス

Claims

【特許請求の範囲】

【請求項１】チップセレクト信号が有効となっている状
態で、入力されているアナログ信号をクロック信号が得
られる毎に所定ビット数のデジタル信号に変換し、各変
換毎に所定のビット順序に従った１ビットを出力するシ
リアル出力型のＡＤコンバータと、前記ＡＤコンバータに供給するクロック信号を発生する
クロック発生回路と、前記ＡＤコンバータに供給するチップセレクト信号を発
生するチップセレクト発生回路と、前記ＡＤコンバータで変換されたデジタル信号が格納さ
れるレジスタと、前記ＡＤコンバータの制御期間に亘り、割込信号を所定
周期毎に発生する割込タイマと、前記割込タイマの割込信号が得られる毎に、前記クロッ
ク発生回路をＬレベル出力状態とＨレベル出力状態に交
互に設定してクロック信号を発生させ、最初のクロック
信号の出力に同期して前記チップセレクト発生回路から
チップセレクト信号を発生させ、更に前記クロック信号
の発生に同期して前記ＡＤコンバータから出力されるビ
ットデータを１ビットずつ取り込んで前記レジスタに格
納する制御部と、を備えたことを特徴とするＡＤコンバ
ータの制御装置。
【請求項２】請求項１記載のＡＤコンバータの制御装置
に於いて、前記ＡＤコンバータは、前記クロック信号に同期して１
ビットずつ出力するビットデータの先頭に所定レベルの
スタートビットを出力すると共に最後に前記スタートビ
ットとは異なるレベルのストップビットを出力し、前記制御部は、前記レジスタに対するビットデータの読
込みに先立ち、前記ＡＤコンバータの出力するスタート
ビットが規定レベルにあるか否か判定し、規定レベルに
ないときはエラーと判断することを特徴とするＡＤコン
バータの制御装置。
【請求項３】請求項２記載のＡＤコンバータの制御装置
に於いて、前記制御部は、スタートビットのエラー判定
時に、再度、クロック信号を出力させるリトライを行っ
てスタートビットが規定レベルにあるか否か判定し、リ
トライを複数回行っても規定レベルにないときにエラー
と判断することを特徴とするＡＤコンバータの制御装
置。
【請求項４】請求項２記載のＡＤコンバータの制御装置
に於いて、前記制御部は、更に、前記レジスタに対する
ビットデータの読込み終了後に、前記ＡＤコンバータの
出力するストップビットが規定レベルにあるか否か判定
し、規定レベルにないときはエラーと判断することを特
徴とするＡＤコンバータの制御装置。
【請求項５】請求項４記載のＡＤコンバータの制御装置
に於いて、前記制御部は、ストップビットのエラー判定
時に、再度、クロック信号を出力させるリトライを行っ
てストップビットが規定レベルにあるか否か判定し、リ
トライを複数回行っても規定レベルにないときにエラー
と判断することを特徴とするＡＤコンバータの制御装
置。
【請求項６】請求項１記載のＡＤコンバータの制御装置
に於いて、前記制御部は、前記クロック発生回路にＬレ
ベル出力状態をセットした後に、前記レジスタにビット
データを取り込むことを特徴とするＡＤコンバータの制
御装置。
【請求項７】請求項１記載のＡＤコンバータの制御装置
に於いて、前記制御部は、前記クロック発生回路をＨレ
ベル出力状態をセットした後に、前記レジスタにビット
データを取込むことを特徴とするＡＤコンバータの制御
装置。
【請求項８】請求項１記載のＡＤコンバータの制御装置
に於いて、前記割込タイマは、タイマ周期を可変可能で
あることを特徴とするＡＤコンバータの制御装置。
【請求項９】請求項８記載のＡＤコンバータの制御装置
に於いて、前記割込タイマは、前記ＡＤコンバータのＡ
Ｄ変換動作の途中で、タイマ周期を可変することを特徴
とするＡＤコンバータの制御装置。
【請求項１０】請求項１記載のＡＤコンバータの制御装
置に於いて、前記レジスタ、割込タイマ、制御部をプロ
セッサのプログラム制御で実現し、前記クロック発生回
路と前記チップセレクト回路を前記プロセッサの出力ポ
ートに設け、前記プロセッサの入力ポートから前記ＡＤ
コンバータのビット出力を前記レジスタに取り込むこと
を特徴とするＡＤコンバータの制御装置。
【請求項１１】請求項１記載のＡＤコンバータの制御装
置に於いて、前記クロック発生回路とチップセレクト回
路は、前記プロセッサの指示でセット又はリセットされ
るフリップフロップ回路であることを特徴とするＡＤコ
ンバータの制御装置。
【請求項１２】請求項１記載のＡＤコンバータの制御装
置に於いて、前記ＡＤコンバータは、アナログセンサか
ら出力される検出信号をデジタル信号に変換することを
特徴とするＡＤコンバータの制御装置。
【請求項１３】チップセレクト信号が有効となっている
状態で、入力されているアナログ信号をクロック信号が
得られる毎に所定ビット数のデジタル信号に変換し、各
変換毎に所定のビット順序に従った１ビットを出力する
シリアル出力型のＡＤコンバータの制御方法に於いて、前記ＡＤコンバータの制御期間に亘り、割込信号を所定
周期毎に発生し、前記割込信号が得られる毎に、Ｌレベル出力状態とＨレ
ベル出力状態を交互に設定して前記ＡＤコンバータにク
ロック信号を出力し、最初のクロック信号の出力に同期してチップセレクト信
号を前記ＡＤコンバータに出力し、更に、前記割込信号によるクロック信号の発生に同期し
て前記ＡＤコンバータから出力されるビットデータを１
ビットずつ順次取り込むことを特徴とするＡＤコンバー
タの制御方法。
【請求項１４】請求項１３記載のＡＤコンバータの制御
方法に於いて、前記ＡＤコンバータがデータビットに先立って出力する
スタートビットが規定レベルにあるか否か判定し、規定
レベルにないときはエラーと判断することを特徴とする
ＡＤコンバータの制御方法。
【請求項１５】請求項１４記載のＡＤコンバータの制御
方法に於いて、スタートビットのエラー判定時に、再
度、クロック信号を出力させるリトライを行ってスター
トビットが規定レベルにあるか否か判定し、リトライを
複数回行っても規定レベルにないときにエラーと判断す
ることを特徴とするＡＤコンバータの制御方法。
【請求項１６】請求項１３記載のＡＤコンバータの制御
方法に於いて、前記ＡＤコンバータのビットデータの最
終ビットに続いて出力されるストップビットが規定レベ
ルにあるか否か判定し、規定レベルにないときはエラー
と判断することを特徴とするＡＤコンバータの制御方
法。
【請求項１７】請求項１６記載のＡＤコンバータの制御
方法に於いて、ストップビットのエラー判定時に、再
度、クロック信号を出力させるリトライを行ってストッ
プビットが規定レベルにあるか否か判定し、リトライを
複数回行っても規定レベルにないときにエラーと判断す
ることを特徴とするＡＤコンバータの制御方法。
【請求項１８】請求項１３記載のＡＤコンバータの制御
方法に於いて、前記割込信号に同期して前記クロック信
号をＬレベル出力状態にセットした後に、前記ＡＤコン
バータのビット出力を取り込むことを特徴とするＡＤコ
ンバータの制御方法。
【請求項１９】請求項１３記載のＡＤコンバータの制御
方法に於いて、前記割込信号に同期して前記クロック信
号をＨレベル出力状態にセットした後に、前記ＡＤコン
バータのビット出力を取り込むことを特徴とするＡＤコ
ンバータの制御方法。
【請求項２０】請求項１３記載のＡＤコンバータの制御
方法に於いて、前記割込信号の発生周期を可変可能とし
たことを特徴とするＡＤコンバータの制御方法。