JP4032418B2

JP4032418B2 - 入力データホールド装置

Info

Publication number: JP4032418B2
Application number: JP2002364564A
Authority: JP
Inventors: 佳奈谷垣; 幸雄馬庭
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2002-12-17
Filing date: 2002-12-17
Publication date: 2008-01-16
Anticipated expiration: 2022-12-17
Also published as: JP2004199216A

Description

【発明の属する技術分野】
この発明は、異常時に入力データをホールドする装置に関し、特にプロセス制御装置の入力モジュールに用いて好適な入力データホールド装置に関するものである。
【０００１】
【従来の技術】
図２に異常時に異常前の正常データをホールドする入力データホールド回路の構成を示す。図２において、入力データＩＮ１は１次バッファ３に格納される。この１次バッファ３はまた所定のアルゴリズムによって格納された入力データを診断し、診断値Ｄ１を出力する。
【０００２】
診断値Ｄ１が正常のときのみスイッチ４がオンにされ、１次バッファ３の内容が２次バッファ５に転送される。２次バッファ５はｎ段のバッファであり、入力されたデータを所定のクロックの周期で順次転送する。この２次バッファ５の出力は時定数Ｔを有するフィルタ６で所定のフィルタ処理が行われ、入力値ＩＮ２が生成される。また、診断値Ｄ１はフィルタ７によってフィルタ処理が行われ、診断値Ｄ２が生成される。
【０００３】
１次バッファ３が入力データＩＮ１が異常であると判断すると、診断値Ｄ１も即異常値になる。従って、入力データＩＮ１が正常と異常の境界付近である場合には、診断値Ｄ１は不安定になる。このような場合に診断値Ｄ２が不安定にならないようにするために、フィルタ７によって診断値Ｄ１が一定時間異常値が続いた場合のみ診断値Ｄ２が異常値になるようにしている。なお、診断値Ｄ２が正常でも、診断値Ｄ１が異常であるとスイッチ４が開き、２次バッファ５に保持された値はホールドされる。
【０００４】
図３に入力データがオン・オフの場合の、入力電圧と入力電流の関係を示す。横軸が入力電流、縦軸が入力電圧であり、Ａ〜Ｄは測定点である。入力データの状態によって、入力電流と入力電圧は直線８上を動く。
【０００５】
範囲ＯＮは入力データがオンのときに取りうる範囲、範囲ＯＦＦは入力データがオフのときに取りうる範囲である。また、範囲ＬＢは途中の線が断線したときに取りうる範囲、範囲ＳＣは短絡したときに取りうる範囲である。１次バッファ３は入力電圧と入力電流の値を測定して、入力データの値および異常（断線または短絡）を判断する。
【０００６】
【特許文献１】
特開２００２−６４３７２
【０００７】
【発明が解決しようとする課題】
しかしながら、このような入力データホールド回路には次のような課題があった。
【０００８】
診断値Ｄ１が異常になったときは、２次バッファ５には異常になる前の入力データがホールドされていなければならない。しかしながら、２次バッファ５の段数を１段にすると、異常になる前の入力データが正確にホールドされない場合があるという課題があった。
【０００９】
例えば、図３においてＢ点の状態（ＯＦＦ）で短絡すると、入力電圧と入力電流は直線８を辿ってＣ点に至る。すなわち、途中で正常値であるオン状態を経由する。１次バッファ３が短絡であることを判断して診断値Ｄ１を異常にし、スイッチ４がオフになっても、そのときには２次バッファ５にはオンの正常値が格納されている。すなわち、異常になる前の値がホールドされないことになる。
【００１０】
２次バッファ５をｎ段（ｎ＞１）にすると、ｎ×Δｔ（Δｔはデータが１段シフトする時間）のタイムラグを生じさせることができる。このタイムラグの時間を正常状態から異常状態に遷移する時間より長くすると、常に異常になる前の値をホールドすることができる。しかしながら、この場合は正常状態の場合でもタイムラグを生じてしまい、応答が悪くなるという課題があった。また、段数を多くすると構成が複雑になり、コストが高くなってしまうという課題もあった。
【００１１】
図２の従来例では、２次バッファ５の段数ｎ＞１であっても、入力データＩＮ１の異常値を取り除けない場合がある。そのため異常前のデータを正確にホールドできないことがある。
これを解決するために図４に示す回路がある。この回路では、スイッチ４を２次バッファ５とフィルタ６の間に置いている。
しかし、図４の回路では２次バッファ５とフィルタ６の遅れが出てしまい、さらに多くの資源を使うという問題点がある。
【００１２】
従って本発明の目的は、タイムラグを生じさせず、またコストアップにならない入力データホールド装置を提供することにある。
【００１３】
【課題を解決するための手段】
このような課題を解決するために、本発明のうち請求項１記載の発明は、入力データが入力される１次バッファと、この１次バッファの出力および前記入力データの診断値が入力される選択部と、この選択部の出力が入力される２次バッファと、この２次バッファの出力が入力されるフィルタとを有し、このフィルタによる遅延量は前記入力データが正常から異常に遷移する時間より長く調整されており、フィルタ処理後の出力を、プロセス制御用の入力値とするとともに前記選択部に前記入力値を入力するようにして、前記選択部は前記診断値が正常であるときに前記１次バッファの出力を選択し、前記診断値が異常であるときに前記入力値を選択して前記２次バッファに出力するようにしたものである。確実に異常前の入力データをホールドでき、かつタイムラグを小さくすることができる。
【００１４】
請求項２記載の発明は、請求項１記載の発明において、前記２次バッファは１段のバッファであることを特徴としたものである。タイムラグを最小にすることができる。
【００１５】
請求項３記載の発明は、請求項１または請求項２に記載の発明において、前記入力データはデジタル信号であることを特徴としたものである。
【００１６】
請求項４記載の発明は、請求項１または請求項２に記載の発明において、前記入力データはアナログ信号であることを特徴としたものである。
【００１７】
請求項５記載の発明は、請求項１ないし請求項４のいずれかに記載の発明において、前記１次バッファ、前記選択部、前記２次バッファおよび前記フィルタはマイクロプロセッサのファームウエアとして構成されるようにしたものである。ハードウエア構成が簡単になる。
【００１８】
【発明の実施の形態】
以下に、図に基づいて本発明を詳細に説明する。
図１は本発明に係る入力データホールド装置の一実施例を示す構成図である。なお、図２と同じ要素には同一符号を付し、説明を省略する。図１において、１は選択部であり、１次バッファ３の出力、入力値ＩＮ２および診断値Ｄ１が入力される。２は１段の２次バッファであり、選択部１の出力が入力され、この入力値を保持する。２次バッファ２の出力はフィルタ６に入力される。
【００１９】
次に、この実施例の動作を説明する。選択部１は診断値Ｄ１によって１次バッファ３の出力と入力値ＩＮ２を切り替えて２次バッファ２に出力する。すなわち、診断値Ｄ１が正常のときは１次バッファ３の出力を選択して出力し、診断値Ｄ１が異常のときは入力値ＩＮ２を選択して出力する。
【００２０】
診断値Ｄ１が正常のときは、図２の従来例でスイッチ４が閉の状態と同じ構成になる。１次バッファ３の出力は２次バッファ２に入力され、この２次バッファ２の出力はフィルタ６に入力される。このフィルタ６の出力が入力値ＩＮ２になる。２次バッファ２は１段のバッファなのでタイムラグは最小になり、かつ構成が複雑になることもない。
【００２１】
診断値Ｄ１が異常になると、選択部１は入力値ＩＮ２を２次バッファ２に出力する。すなわち、１次バッファ３の出力値に関わらず、入力値ＩＮ２はホールドされる。フィルタ６は時定数Ｔを有しているので、入力値ＩＮ２は２次バッファ２の出力よりもＴだけ遅延する。この遅延量Ｔを、短絡したときに図３のＢ点からＣ点、あるいは断線したときのＡ点からＤ点に遷移する時間より長くしておくと、異常発生時の入力データの値に関わらず、異常前の入力データを正確にホールドすることができる。
【００２２】
なお、この実施例では入力データがオン・オフ信号の場合について説明したが、その他のデジタル信号あるいはアナログ信号であってもよい。要は入力データの状態から正常、異常を判断できるものであればよい。
【００２３】
また、この実施例ではバッファ２、３や選択部１を個別の部品で構成したが、マイクロプロセッサを用いてファームウエアで実現してもよい。すなわち、ソフトウエアで入力データを読み込んでその正常、異常を判定してバッファリングし、正常時にはこのバッファリングした値を入力値ＩＮ２として出力し、異常時には入力値ＩＮ２をホールドするようにしてもよい。
【発明の効果】
以上説明したことから明らかなように、本発明によれば、次の効果が期待できる。
請求項１記載の発明によれば、入力データが入力される１次バッファと、この１次バッファの出力および前記入力データの診断値が入力される選択部と、この選択部の出力が入力される２次バッファと、この２次バッファの出力が入力される遅延部とを有し、この遅延部の出力を前記選択部に入力するようにして、前記選択部によって前記診断値が正常であるときに前記１次バッファの出力を選択し、前記診断値が異常であるときに前記遅延部の出力を選択して前記２次バッファに出力するようにした。
【００２４】
従来は確実に異常前の入力データがホールドされるように、２次バッファ５とフィルタ６の両方の遅延量を調整しなければならなかったが、本発明ではフィルタ６の遅延量を調整するだけで確実に異常前の入力データをホールドすることが出来るという効果がある
【００２５】
また、従来例に比べて２次バッファの段数を少なくすることができるので、ハードウエア構成が簡単になり、かつデータのタイムラグを小さくすることができるという効果もある。
【００２６】
さらに、正常から異常へ、あるいはその逆というトランジェントな入力の場合にも確実に異常前の入力データをホールドできるので、結果として診断値の感度を下げることができるという効果もある。
【００２７】
請求項２記載の発明によれば、請求項１記載の発明において、前記２次バッファは１段のバッファとした。タイムラグを最小にすることができるという効果がある。
【００２８】
請求項３または請求項４記載の発明によれば、請求項１または請求項２に記載の発明において、前記入力データはデジタル信号あるいはアナログ信号であることを特徴とした。デジタル信号でもアナログ信号でも同様の構成で取り扱うことができるという効果がある。
【００２９】
請求項５記載の発明によれば、請求項１ないし請求項４のいずれかに記載の発明において、前記１次バッファ、前記選択部、前記２次バッファおよび前記遅延部はマイクロプロセッサのファームウエアとして構成されるようにした。処理の多くをソフトウエアで行うことができるので、ハードウエア構成が簡単になるという効果がある。また、マイクロプロセッサとメモリという汎用のハードウエアを用いることができるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】従来の入力データホールド回路の構成図である。
【図３】入力電圧、入力電流と入力データの関係を示した特性図である。
【図４】従来の入力データホールド回路の構成図である。
【符号の説明】
１選択部
２２次バッファ
３１次バッファ
６，７フィルタ
Ｄ１，Ｄ２診断値
ＩＮ１入力データ
ＩＮ２入力値

Claims

入力データが入力される１次バッファと、この１次バッファの出力および前記入力データの診断値が入力される選択部と、この選択部の出力が入力される２次バッファと、この２次バッファの出力が入力されるフィルタとを有し、
このフィルタによる遅延量は前記入力データが正常から異常に遷移する時間より長く調整されており、フィルタ処理後の出力を、プロセス制御用の入力値とするとともに前記選択部に前記入力値を入力するようにして、前記選択部は前記診断値が正常であるときに前記１次バッファの出力を選択し、前記診断値が異常であるときに前記入力値を選択して前記２次バッファに出力するようにしたことを特徴とする入力データホールド装置。
前記２次バッファは１段のバッファであることを特徴とする請求項１記載の入力データホールド装置。
前記入力データはデジタル信号であることを特徴とする請求項１または請求項２に記載の入力データホールド装置。
前記入力データはアナログ信号であることを特徴とする請求項１または請求項２に記載の入力データホールド装置。
前記１次バッファ、前記選択部、前記２次バッファおよび前記フィルタはマイクロプロセッサのファームウエアとして構成されることを特徴とする請求項１ないし請求項４いずれかに記載の入力データホールド装置。