JP2755580B2 - デジタルデータ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明はウォッチドッグ回路を含むプログラム制御に
よるデジタルデータ処理システムであって、前記ウォッ
チドッグ回路がタイマ手段を具え、該タイマ手段にリセ
ット信号入力端子が結合されており、前記ウォッチドッ
グ回路は、前記タイマ手段の連続するリセット動作間の
時間インターバルが或る所定の長さ以上となる場合に出
力信号を発生し、前記インターバルが前記所定の長さを
越えないインターバルにて他の信号を発生し、且つ前記
他の信号が発生していない間に前記リセット信号入力端
子にリセット信号が供給される場合にも前記出力信号を
発生すべく構成され、前記システムが主プログラムを実
行し、且つ前記リセット信号入力端子へリセット信号を
供給すべくプログラムされて、該リセット信号により前
記他の信号の各発生中に前記タイマ手段をリセットし、
且つ前記出力信号の発生に応答して前記システムが或る
所定の状態をとるようにしたディジタルデータ処理シス
テムに関するものである。 上述した種類のデータ処理システムは周知であり、こ
れらのシステムはシステムプログラムの正しい実行をモ
ニタするのに用いられる。タイマ手段は例えば容量過剰
となる場合にオーバーフロー信号（タイマ手段の出力信
号）を発生する連続的にクロックされるカウンタ形態の
ものとすることができ、このカウンタはリセット入力端
子を具えており、このリセット端子に信号が供給される
とカウンタの内容はゼロにセットされる。従来のデータ
処理システムは適切にプログラムされたマイクロコンピ
ュータを具えており、このコンピュータの出力ポートの
１つである単一ビットラインがカウンタのリセット入力
端子に結合され、カウンタの内容がオーバーフローする
前にカウンタが常にリセットされるような割合で単一ビ
ットラインにカウンタをリセットする信号を周期的に供
給するようにマイクロコンピュータをプログラムしてい
る。従って、通常の動作ではカウンタは決してオーバー
フロー信号を発生することはない。しかし、プログラム
の実行が何等かの理由により停止して、カウンタのリセ
ットも行われなくなる場合にはカウンタの内容が結局は
最大値に達して、カウンタがオーバーフロー信号を発生
することになる。このオーバーフロー信号出力を、例え
ばマイクロコンピュータの汎用リセット入力端子に結合
させて、マイクロコンピュータそのものをこうした状況
下にてリセットされることができる。同じような結果
は、タイマ用のリセット信号を単一ビットラインに与え
るステップを含んでいないか、又は斯様なステップを含
んでいるも、このステップの繰返し頻度が不十分で、カ
ウンタの内容オーバーフローを防げないプログラムルー
プにマイクロコンピュータが誤って入る場合にも得られ
る。しかし、従来のウォッチドッグ回路によっては応答
しない他の誤動作にも有り得る。 本発明の目的はウォッチドッグ回路が応答する誤動作
の数を増やすように適切に構成配置した上述した種類の
デジタルデータ処理システムを提供することにある。 本発明はウォッチドッグ回路を含むブログラム制御に
よるデジタルデータ処理システムであって、前記ウォッ
チドッグ回路がタイマ手段を具え、該タイマ手段にリセ
ット信号入力端子が結合されており、前記ウォッチドッ
グ回路は、前記タイマ手段の連続するリセット動作間の
時間インターバルが或る所定の長さ以上となる場合に出
力信号を発生し、前記インターバルが前記所定の長さを
越えないインターバルにて他の信号を発生し、且つ前記
他の信号が発生していない間に前記リセット信号入力端
子にリセット信号が供給される場合にも前記出力信号を
発生すべく構成され、前記システムが主プログラムを実
行し、且つ前記リセット信号入力端子へリセット信号を
供給すべくプログラムされて、該リセット信号により前
記他の信号の各発生中に前記タイマ手段をリセットし、
且つ前記出力信号の発生に応答して前記システムが或る
所定の状態をとるようにしたディジタルデータ処理シス
テムにおいて、当該システムが、前記他の信号の存在を
周期的にテストし、このような他の信号の存在が検出さ
れることに応答して、前記他の信号がまだ存在している
間に前記リセット信号入力端子へリセット信号が供給さ
れ、且つ前記他の信号の各存在検出時と、この検出に応
答してからの前記リセット信号のその後の供給時との間
にて前記主プログラムの他のステップを実行すべくプロ
グラムされるようにしたことを特徴とするデジタルデー
タ処理システムにある。 例えばウォッチドッグ回路は、リセット信号入力端子
へのリセット信号の供給が所定の時間窓内（前記他の信
号が存在している期間）で行われるようにして、リセッ
ト信号が斯様な時間窓以外にて供給されても所定長さを
越えるインターバルの期間中にリセット信号が前記時間
窓内にてリセット信号入力端子に供給されない場合には
タイマ手段そのものが前記出力信号を発生するようにデ
ータ処理システムを構成することができる。 しかし、前記ウォッチドッグ回路が、前記他の信号が
まだ発生していない期間中に前記リセット信号入力端子
へ供給されるリセット信号に応答して前記出力信号を発
生すべく構成されるようにするのが好適である。誤動作
中にはリセット信号が斯様な時間窓以外で供給されて、
システムがその誤動作に応答してしまうことが有り得
る。そこで、前記所定の各時間窓には直前のリセット信
号がリセット信号入力端子に供給された瞬時に対して所
定の関係を持たせるのが好適である。従って、例えばタ
イマ手段を連続的にクロックされる２進カウンタで構成
し、該カウンタのリセット入力端子にリセット信号入力
端子を結合させる場合には、カウンタの内容の或る特定
ビットが所定値を有している時間に各時間窓を一致させ
るのが好適である。またこのような場合には、前記特定
ビットの値を周期的にテストして、その特定ビットがい
つ所定値に変ったかを決定し、そのような変化が検出さ
れた後にリセット信号をリセット信号の入力端子に供給
して、斯様な変化の検出時とつぎのリセット信号供給時
との間にて他のプログラムステップを実行させるべくシ
ステムをプログラムするのが好適である。他のプログラ
ムステップを実行させることによって、即ち、リセット
信号の供給時点をそのもととなった特定ビットの変化検
出時点から離すことによって、誤動作中にリセット信号
が前記時間窓内にて供給されるようなことは殆ど有り得
なくなる。 システムは例えば、リセット信号がリセット信号入力
端子に供給される度毎にウォッチドッグ回路に特有のア
ドレスを発生させることによりウォッチドッグ回路をス
トローブすべくプログラムするのが好適である。このよ
うにすれば例えば、前記時間窓以外でのリセット信号入
力端子へのリセット信号の供給にウォッチドッグ回路を
直接応答し易くすることができる。 システムに設けるプログラム制御によるマイクロコン
ピュータに装備させる外部アドレスラッチ、アドレスラ
ッチ及びウォッチドッグ回路は同一半導体チップに集積
化するのが好適である。 システムは前記各リセット信号を所定値のマルチビッ
トワード形態で供給すべくプログラムすることができ、
またウォッチドッグ回路はリセット信号入力端子に供給
される各リセット信号が所定値を有さない場合にも前記
出力信号を発生すべく配置することができる。例えばタ
イマ手段は、リセット信号が所定値となった場合にだけ
前記各リセット信号に単に応答させて、所定長さを越す
インターバルの期間中に、他の値を有するリセット信号
がそのインターバルの期間中にたとえ供給されても、所
定値を有するリセット信号がリセット信号入力端子への
所定値を有していないリセット信号の供給に直接応答さ
せるべく回路を配置するのが好適である。 各リセット信号を所定値のマルチビットワード形態と
し、かつウォッチドッグ回路に供給される各リセット信
号が所定値を有さない場合にウォッチドッグ回路が出力
信号を発生するようにして、例えば幾つかのビットライ
ンをイネーブル状態とし、これらのラインを正しい機能
をテストすべきウォッチドッグ回路に供給することがで
きる。これらのビットライン（存在する場合）、システ
ムの一部を成す適当にプログラムされるマイクロコンピ
ュータの出力ポートを成す各ビット出力端子に接続する
ことができ、このために斯かる出力ポート自体をテスト
することができる。 連続リセット信号に対して上記所定値が周期的にシー
ケンスに従って変化するようにシステムを配置すれば、
プログラムが誤って短いループに入る場合、正しい所定
値のリセット信号がリセット信号入力端子に十分な速度
で供給されて、タイマ手段が出力信号の発生を妨げる見
込みは、これと同じ状況にて慣例のウォッチドッグ回路
が出力信号の発生を妨げる見込みよりも遥かに低くする
ことができる。原則として、斯様な周期的なシーケンス
には前記所定値とは異なる任意の数を含ませることがで
きる。しかし、シーケンスを僅か２とし、その各々を他
方から取出せるようにし、その各々を例えば他の補数と
し、例えば“0"と“1"とが交互するバイトによって隣接
ビット間のクロストークをチェックし、かつそのバイト
をRAMの単一位置に記憶させることができる。リセット
信号が必要とされる度毎に単一位置を読取り、かつ再書
込みすることででき、しかも単一位置の内容を各リセッ
ト信号をつぎのリセット信号との間に或る段にて補足す
る。これらの動作をプログラムにて適宜分離させれば、
プログラム機能が不正確な場合に上記動作が正しい順次
で、しかも適切な速度で実行されたりすることは有り得
なくなる。さらに、RAMへの記憶はRAMの該当部分がプロ
グラムの誤動作に応答して誤って重ね書きをするのをチ
ェックする。 以下図面につき本発明を説明する。 第１図に示す本発明によるプログラム制御によるデジ
タルデータ処理システムは、外部アドレスラッチ５を装
備したマイクロコンピュータ１及びウォッチドッグ回路
を具えている。 マイクロコンピュータ１は低位の組合わせのアドレス
兼データバスラインAD0〜AD7及び高位のアドレスバスラ
インA8〜A15を有しており、これらのバスラインはシス
テムの他の部分（図示せず）、例えば2,3及び４にて示
すようにプログラム及び／又はデータ用の記憶装置に結
合させることができる。バスラインAD0〜AD7は二重の機
能を有するため、アドレスラッチ５は既知の態様で設け
る。マイクロコンピュータ１が16ビットのアドレスを出
力する際に、このマイクロコンピュータは出力端子ALE
にアドレスラッチイネーブル信号も出力し、斯かる出力
端子ALEはラッチ５のストローブ入力端子７に接続す
る。上記イネーブル信号によりラッチ５はその入力端子
６に与えられる８つの低位のアドレスビットを記憶し、
かつこれらを特に出力端子４に供給する。８つの高位の
アドレスビットは出力端子３に供給され、その後にアド
レス／データバスラインAD0〜AD7は特にデータ入力／出
力端子２を経てマイクロコンピュータ１にデータビット
を入力させたり、及び／又はマイクロコンピュータ１か
らデータビットを出力させるのに利用可能となる。マイ
クロコンピュータ１はアクティブ・ロー（active−lo
w）読取制御信号用の出力端子RDと、アクティブ・ロー
書込制御信号用出力端子WRと、アクティブ・ローリセッ
ト信号用入力端子RSTも既知の態様で有している。出力
端子RD及びWRは８及び９にて線図的に示すようにシステ
ムの他の部分（図示せず）に結合させることができる。 ウォッチドッグ回路は第１及び第２比較器10及び11
と、８−１デコーダ12と、２−１マルチプレクサ13と、
出力端子Ｑがインバータ44を介してデータ入力端子Ｄに
接続されるＤ形フリップフロップ14により形成される1/
2分周器と、Ｄ形フリップフロプ15と、クロックパルス
源16と、カウンタ17と、８ビット幅の出力バッファ18
と、始動時のリセットパルス発生器68と、２個のANDゲ
ート69及び70と、NORゲート19と、２個のORゲート20及
び21とを具えている。ラッチ５の出力端子は比較器11の
８ビット幅の第１入力端子22に接続し、比較器11の８ビ
ット幅の第２入力端子23には固定の８ビットバイトＺを
供給する。デコーダ12の（アクティブ・ロー）出力端子
27は比較器11の単一ビット幅の第３入力端子24に接続
し、比較器11の単一ビット幅の第４入力端子25には固定
の論理値“0"信号を供給する。比較器11はその入力端子
22に供給されるビットグループと、入力端子23に供給さ
れるビットグループとを比較し、かつ入力端子24に供給
されるビットを入力端子25に供給されるビットと比較し
て、これらの各ビットがいずれの場合にも一致する場合
にだけ出力端子26に論理値“0"を発生する。デコーダ12
は、マイクロコンピュータ１がデコーダ入力端子46に接
続されるビットラインA8〜A15に或る特定のビットグル
ープを発生する場合にだけ出力端子27に論理値“0"発生
する。従って、比較器11とデコーダ12はウォッチドッグ
回路用のアドレスデコーダを構成し、即ち比較器11はマ
イクロコンピュータ１が或るアドレス（このアドレスの
８つの低位ビットがバイトＺに相当し、かつ上記アドレ
ス８つの高位ビットが、デコーダ12が応答するビットグ
ループに相当する）を発生する場合にだけ出力端子26論
理値“0"を発生する。従って比較器11の入力端子22はデ
コーダ12の入力端子46と相俟ってウォッチドッグ回路の
ストローブ信号入力端子を構成する。比較器11の出力端
子26はORゲート20及び21の各一方の入力端子に接続し、
これらORゲートの他方の入力端子はマイクロコンピュー
タの出力端子RD及びWRにそれぞれ接続する。従ってORゲ
ート20は、マイクロコンピュータ１がウォッチドッグ回
路をアドレス（ストローブ）し、かつアクティブ・ロー
読取信号も発生する場合にだけORゲート出力端子28に論
理値“0"を発生し、またORゲート21は、マイクロコンピ
ュータ１がウォッチドッグ回路をアドレス（ストロー
ブ）し、かつアクティブ・ロー書込信号も発生する場合
にだけORゲート出力端子29に論理値“0"を発生する。 アドレス／データビットラインAD0〜AD7は比較器10の
８ビット幅の第１入力端子30にも接続し、この比較器10
の８ビット幅の第２入力端子31にはマルチプレクサ13の
８ビット幅の出力端子32を接続する。マルチプレクサ13
の２つの８ビット幅の入力端子33及び34には固定の８ビ
ットバイトＸ及びＹをそれぞれ供給する。マルチプレク
サ13の制御入力端子35には1/2分周器を成すフリップフ
ロップ14の出力を供給する。比較器10はORゲート21の出
力端子29に接続されるアクティブ・ローストローブ信号
入力端子36を有している。比較器10の出力端子37はフリ
ップフロップ15のデータ入力端子Ｄに直接接続すると共
にANDゲート70を介してカウンタ17の（アクティブ・ロ
ー）リセット入力端子RSにも接続する。フリップフロッ
プ15の（負縁応答）クロック入力端子38はORゲート21の
出力端子に接続し、カウンタ17のクロック入力端子39は
クロック信号発生器16の出力端子に接続する。NORゲー
ト19の２個の入力端子はフリップフロップ15の出力端子
Ｑとカウンタ17の最上位ビット出力端子Q_nとにそれぞれ
接続し、NORゲート19の出力端子はANDゲート69を介して
マイクロコンピュータ１のアクティブ・ロー入力端子RS
Tと、フリップフロップ14及び15のアクティブ・ロー周
期リセット入力端子RSTと、ANDゲート70の第２入力端子
とに接続する。ANDゲート69の第２入力端子には、デー
タ処理システムを始動させる度毎に短時間論理値“0"の
出力パルスを発生するリセットパルス発生器68の出力を
供給する。リセットパルス発生器は例えばシュミットト
リガ回路で構成することができ、この回路の入力端子は
コンデンサを介して一方の給電ラインに、また抵抗を介
して他方の給電ラインに接続する。従って、マイクロコ
ンピュータ１、フリップフロップ14及び15並びにカウン
タ17はシステムの始動時及びフリップフロップ15の出力
か、又はカウンタ17の最上位ビット出力かいずれかが論
理値“1"となる場合にもリセットされる。フリップフロ
ップ14がリセット状態にある際に、これはマルチプレク
サ13を制御して比較器10の入力端子31にバイトＸを供給
せしめる。 カウンタ17の最上位から２番目のビット出力Q_n-1は多
重出力バッファ18を介してビットラインAD0〜AD7のすべ
てに結合させ、出力バッファ18のアクティブ・ロー出力
イネーブル信号入力端子40はゲート20の出力端子28に接
続する。カウンタ17の出力端子Q_n-1は1/2分周フリップ
フロップ14の（負縁応答）クロック入力端子41及び比較
器10の単一ビットの第３入力端子42にも接続する。比較
器10の単一ビットの第４入力端子43には固定論理値“1"
の信号を供給する。比較器10の出力端子37における信号
レベルは通常論理値“1"である。比較器10のストローブ
入力端子36に論理値“0"レベルが現われる場合及びその
ような場合にだけ比較器10はビットラインAD0〜AD7から
入力端子30に供給されるバイトとマルチプレクサ13によ
って入力端子31に供給されるバイト（Ｘ又はＹ）とを比
較し、かつ入力端子42における論理値のレベルを入力端
子43に供給される論理値“1"のレベルと比較して、これ
ら双方の比較において一致が生ずる場合にだけ比較器10
は出力端子37に論理値“0"を発生する。 作動に当りマイクロコンピュータ１は、２つ異なるモ
ードで、即ち比較器11がその出力端子26に論理値“0"を
発生することになるラインAD0〜A15におけるアドレスに
関連して、マイクロコンピュータ１が出力端子RDに論理
値“0"を発生するか、又は出力端子WRに論理値“0"を発
生するかに応じて読取モード又は書込モードでウォッチ
ドッグ回路にアドレスする。読取モードではゲート20の
出力信号によりバッファ18がイネーブル状態となること
により、このバッファはカウンタ17の出力Q_n-1の論理状
態をバスラインAD0〜AD7に、従ってマイクロコンピュー
タ１に書込ませるため、このマイクロコンピュータ１は
斯かる論理状態が如何なる状態であるかを確認すること
ができる。書込モード（これは通常の動作では下記に示
すように前記論理状態が“1"である場合にだけ生ずる）
では、マイクロコンピュータ１は通常の動作にてマルチ
プレクサ13により比較器10の入力端子31に目下供給され
ているバイトＸ及びＹのうち一方のバイトをビットライ
ンAD0〜AD7に生ぜしめる。カウンタ17の出力Q_n-1が実際
上論理値“1"であるものとすると、ゲート21によって比
較器10の入力端子36に供給される論理値“0"によってス
トローブされる比較器10は、その出力端子37に論理値
“0"を発生する。この論理値“0"はカウンタ17の内容を
ゼロにリセットし、またこの論理値“0"はゲート21の出
力端子に現れる信号の負に向う転換部によってクロック
されるフリップフロップ15に記憶される。従って、ゲー
ト19の両入力は論理値“0"となるため、マイクロコンピ
ュータ１及びフリップフロップ14,15の各リセット入力
端子RSTは論理値“1"となり、即ちこれらはいずれもリ
セットされなくなる。タイマ／カウンタ17がリセットさ
れると、その出力端子Q_n-1におけるレベルは論理値“1"
から論理値“0"に変化し、この変化によって1/2分周フ
リップフロップ14は他の出力状態に切替わり、これによ
りマルチプクサ13は比較器10の入力端子31にバイトＸ及
びＹのうち他方のバイトを供給する。次にマイクロコン
ピュータ１がウォッチドッグ回路を書込モードでアクセ
スする通常の動作では、マイクロコンピュータはこの他
方のバイトをビットラインAD0〜AD7に供給して、上述し
た所と同じような結果が生ずる。ウォッチドッグ回路を
書込モードで順次アクセスするのにビットラインAD0〜A
D7にバイトＸ及びＹが交互に供給され、このために比較
器10の入力30はタイマ／カウンタ17用のリセット信号に
対する８ビット幅の入力を構成する。 リセット信号は、ゲート19の２つの入力のいずれかが
何等かの理由により論理値“1"となる場合にゲート19に
よってマイクロコンピュータ１及びフリップフロップ1
4,15に供給される。このようにNORゲート19のいずれか
一方の入力が論理値“1"となる第１の原因は、カウンタ
17（これはクロックパルス源16によって絶えずクロック
される）が十分な頻度でリセットされないため、このカ
ウンタの最上位ビット出力Q_nが論理値“1"になってしま
うことにある。マイクロコンピュータ１によって実行さ
れるプログラムは、上述したようなウォッチドッグ回路
の順次の各書込動作が上記前節にて述べたような結果を
来すようにして、カウンタ17の最上位ビット出力Q_nが決
して“1"とならないように、ウォッチドッグ書込動作を
十分短いインターバルにて包含すべく構成されている。
しかし、プログラムの実行が何等かの理由により停止す
るか、又はウォッチドッグ書込動作を包含していないプ
ログラムループに間違って入ってしまう場合には、カウ
ンタ17の出力Q_nが最終的に論理値“1"となり、ゲート19
を介してマイクロコンピュータ１がリセットされること
は明らかである。これは従来のウォッチドッグ回路の場
合にもそうであることは勿論である。しかし図示の回路
は下記に説明するようにシステムの他の所定の誤動作に
も応答する。ゲート19の２つの入力の一方が論理値“1"
となって、マイクロコンピュータ１をリセットする第２
の原因はフリップフロップ15のセッティングによるもの
である。 フリップフロップ15はウォッチドッグ回路が書込モー
ドでアドレスされる度毎にクロックされ、この場合にビ
ットラインAD0〜AD7に正しいバイトＸ又はＹが供給され
ないために、比較器10がその出力端子37に論理値“0"を
発生しなくなる場合には、論理値“1"がフリップフロッ
プ15にクロックされ、これがその出力端子Ｑに現われる
ため、斯かる論理値“1"がNORゲート19に供給されて、
従ってマイクロコンピュータ１にはリセット信号が直
接、即ちカウンタ17の出力Q_nが論理値“1"となるのを待
機することなく供給されることになる。 そこで先ず第１に留意すべきことは、リセットパルス
が例えばマイクロコンピュータの出力ポートの１つであ
る単一ビットラインを介してこのマイクロコンピュータ
によりカウンタ17に似ているクロックカウンタに通常周
期的に直接供給され、かつマイクロコンピュータが、始
動時以外にはカウンタのオーバーフローに応答してのみ
リセットされるようにしている従来のウォッチドッグ回
路と対比するに、第１の本発明によるシステムではマイ
クロコンピュータ１のリセットが、ウォッチドッグ回路
を書込モードでアドレスする際にマイクロコンピュータ
１がアドレス／データビットラインAD0〜AD7にＸ又はＹ
の正しいバイト以外のバイトを発生するのに応答しても
起る（その理由はフリップフロップ15がこれらの条件下
ではリセットされるからである）と云うことにある。従
って、マイクロコンピュータ１は１個以上のビット出力
AD0〜AD7が不調の場合（及び実際には１個以上のビット
出力A8〜A15も不調の場合）にもリセットされる。さら
に、マイクロコンピュータ１が、正しいバイトＸ及びＹ
を交互に発生する短いプログラムループに誤って入って
しまい、従ってマイクロコンピュータの必要なリセット
が実際に行われなくなるようなことは、単に或る特定の
単一出力ビットが繰り返し書き込まれるループにマイク
ロコンピュータが誤って入ってしまい、従来の回路によ
る必要なリセットが行われなうなることよりもずっと少
なくなる。さらに、マイクロコンピュータ１はRAMにこ
れらのバイトを記憶し、これらのバイトを検索し、かつ
それらが必要とされる度毎に検索したバイトを再書込み
すべくプログラムすることができる。このようにすれ
ば、ウォッチドッグ回路は、RAMの該当部分が何等かの
理由で、例えばプログラムが関連する記憶位置に重ね書
きをされて、所定の誤り状態を起こすように、誤ったも
のとなっているが否かをチェックする。このようなこと
が起る場合には、マイクロコンピュータ用のリセット信
号が自動的に発生する。バイトＸ及びＹの各一方は他方
から取出すことができ、即ち各バイトは例えば他方のバ
イトの補数とすることができる。このような場合には、
上記バイトを上記させるのに単一のRAM位置を必要とす
るだけであり、マイクロコンピュータは、バイトＸ又は
Ｙを必要とする度毎に斯かるRAMの位置をアクセスし、
その内容をウォッチドッグ回路に供給し、アクセスした
バイトを同じ位置に書込み、かつ順次の斯様な各アクセ
ス間にて記憶バイトを他方のバイトに変換すべくプログ
ラムする。このような場合には、バイトＸ及びＹをそれ
ぞれ10101010及び01010101として、ビットラインAD0〜A
D7の内の隣接するライン間におけるクロストークをチェ
ックするのが好適である。 第２番目に留意すべきことは、カウンタ17の最上位ビ
ットから２番目の出力端子Q_n-1を比較器10の入力端子42
に接続（この比較器では斯かる出力端子におけるレベル
を入力端子43に供給される論理値“1"と比較する）する
ことにある。このことは、ウォッチドッグ回路が書込モ
ードでアドレスされる場合に、出力Q_n-1が論理値“1"で
なければ、たとえマイクロコンピュータ１がビットライ
ンAD0〜AD7に正しいバイトＸ又はＹを供給しても比較器
10が論理値“0"出力信号を発生しないと云うことを意味
する。換言するに、カウンタ17の出力Q_n-1が論理値“0"
である時点にウォッチドッグ回路が書込モードでアドレ
スされる場合には、フリップフロップ15がゲート19を介
してマイクロコンピュータ１にリセット信号を供給する
ことになる。このような構成とすることによってマイク
ロコンピュータ１におけるプログラムの正しい実行をさ
らにチェックすることができ、このために出力バッファ
18及び読取りモードでのウォッチドッグ回路アドレス機
構を設けているのである。マイクロコンピュータ１は、
ウォッチドッグ回路を周期的に読取モードでアクセスし
て、カウンタ17の出力Q_n-1の論理状態を確認し、これに
よりいつの時点に斯かる状態が“0"から“1"に変ったか
を確かめ、かつこのような変化が生じた際にフラグをセ
ットすべくプログラムすることができる。プログラムに
含まれる書込モードアドレス指定ステップも、フラグが
実際上関連する時点にセットされている場合にだけその
フラグのリセットを実際に行なうべく編成することがで
きる。出力端子Q_n-1に現われる矩形波信号の周期が、ク
ロックパルス発生器16の出力周波数と、カウンタ17の容
量とによって決定されることは勿論既知である。従っ
て、読取モードアドレス指定ステップの発生頻度及びこ
のような各ステップとつぎの書込モードアドレス指定ス
テップとの間のインターバルは、通常の動作にてフラグ
がセットされて、出力端子Q_n-1における信号がまた論理
値“1"である場合に常に斯様な書込モードアドレス指定
ステップが生ずるように選定することができる。（な
お、このための条件は、連続する読取モードアドレス指
定ステップの各対間のインターバルと、これらの読取モ
ードアドレス指定ステップのうち第２番目のステップと
つぎの書込モードアドレス指定ステップとの間のインタ
ーバルとをたした期間が、常にカウンタ17の、出力端子
Q_n-1に信号が存在している期間の1/2以下としなければ
ならないと云うことにある。）このような条件内で各書
込モードアドレス指定ステップをプログラム内にてその
ステップの直前の読取モードアドレス指定ステップから
適宜できる限り離間させれば、マイクロコンピュータ１
が入る短いプログラムループがウォッチドッグ書込モー
ドアドレス指定ステップを実際に包含していても、その
プログラムループが斯かる書込モードアドレス指定ステ
ップを処理するのに必要なウォッチドッグ読取モードア
ドレス指定ステップも含む可能性は低減する。出力Q_n-1
をテストし、かつこの出力のレベルが“0"から“1"に変
化した際にのみウォッチドッグ回路への書込みを行なう
ことの他の利点は、ウォッチドッグ書込動作の繰返し速
度を出力端子Q_n-1における信号の周波数の（1/2〜１）
倍に自動的に調整し、この繰返し速度を最適値とするこ
とができ、しかもプログラムが実行される際にそのプロ
グラムが実際に取るブランチに殆ど左右されないと云う
ことにある。 マイクロコンピュータ１をプログラム制御するプログ
ラムの一部であって、本発明に関連する部分のプログラ
ムの一例を第２図に流れ図をもって示してある。この第
２図における種々のブロックはつぎのような意味を有し
ている。 50−スタート（第１図のマイクロコンピュータ１のリセ
ット入力端子RSTに供給されるリセット信号によりプロ
グラムはこの段に戻る）。 51−RAMの特定アドレスへのバイトＸの書込み（第１図
についての説明参照）及びフラグF1及びF2の論理値“0"
への設定を含む初期設定。 52−主プログラムの一部。 53−第１図のカウンタ17の出力Q_n-1は論理値か“1"か？ 54−フラグF1を論理値“1"にセットする。 55−主プログラムの一部。 56−フラグF1は論理値“1"か？ 57−RAMアドレスADの内容をウォッチドッグ回路に書込
む。 58−フラグF2を論理値“1"にセットする。 フラグF1を論理値“0"にセットする。 59−主プログラムの一部。 60−フラグF2は論理値“1"か？ 61−RAMアドレスの内容の補数をとる。 62−フラグF2を論理値“0"にセットする。 スタート（第50）後にはステップ51にてバイトＸがRA
Mの位置ADに書込まれる。このRAMはプログラムが誤動作
する場合に重ね書きされるようなものとするのが好適で
ある。さらに、カウンタ17の出力端子Q_n-1における信号
が論理値“1"であると決定された時点を示すのに用いら
れるフラグF1は、ウォッチドッグ回路に書込みが行なわ
れた時点を示すのに用いられるフラグF2と同じような論
理値“0"にセットする。ついでマイクロコンピュータの
主プログラムの一部を実行する（ステップ52）。つぎに
ステップ53で、出力Q_n-1が論理値“1"であるか、否かを
テストする。この場合にマイクロコンピュータ１は先ず
その出力端子AD0〜AD7にアドレスバイトＺを発生し、か
つデコーダ12が応答するバイトを出力端子A8〜A15に発
生し、ついで論理値“0"を出力端子RD（読取モード）に
発生し、斯くしてイネーブル状態となったバッファ18の
出力信号をこのバッファの出力／入力AD0〜AD7にて読取
る。Q_n-1が“1"（Ｙ）の場合にはフラグF1をステップ54
にて“1"にセットし、かついずれの場合にも主プログラ
ムの他の部分をつぎにブロック55にて実行させる。この
後に、ステップ56にてフラグF1がセットされているか、
否か、即ちQ_n-1が論理値“1"であったと云うことがステ
ップ53にて確認されたか、否かを確かめる。その結果が
（Ｙ）であった場合には、RAMアドレスADの内容（最初
はバイトＸ、例えば01010101）をステップ57にてウォッ
チドッグ回路に書込む（かつ、アドレスADに対する書換
えも行なう）。この場合に、マイクロコンピュータ１は
最初のアドレスバイトＺをその出力端子AD0〜AD7に発生
し、かつデコーダ12が応答するバイトを出力端子A8〜A1
5に発生し、ついで、論理値“0"を出力端子WR（書込モ
ード）に発生させると共にRAMアドレスADからのバイト
Ｘを出力端子AD0〜AD7に発生させる。通常の動作で、ス
テップ57の動作が行われる場合に、出力Q_n-1は論理値
“1"のままであるため、カウンタ17はリセットされ、フ
リップフロップ14を切換えるも、一般的なマイクロコン
ピュータのリセットは行われない。ついでフラグF1をリ
セットし、かつフラグF2はウォッチドッグ回路が書込ま
れたことを示す論理値“1"にセットする（ブロック5
8）。つぎにプログラムはブロック59に進むが、フラグF
1が論理値“1"にセットされていない（Ｎ）ことが確か
められる場合にはステップ56から直接ブロック59に進
む。 ブロック59はつぎの主ブログラムの部分を示し、この
後にはステップ57が実際に行われたか、否かを確めるた
めにフラグF2をテストする（ステップ60）。ステップ57
が実際に行なわれた場合（Ｙ）には、RAMアドレスADの
バイトの補数がステップ61にてとられて、書換えが行わ
れて、そのバイトはマルチプレクサ13の新規の状態と一
致するＹとなり、その後フラグF2がステップ62にてリセ
ットされて、プログラムはブロック52へと進むが、ステ
ップ60での結果が「ノー」（Ｎ）である場合にはプログ
ラムはブロック60から直接ブロック52へと進む。 ステップ53での結果が「イエス」である場合に、ステ
ップ57を実行させる際にもカウンタ17の出力Q_n-1が依然
“1"のままであるようにするために、システムが正しく
作動している場合に、連続するステップ53間の時間イン
ターバルと、ステップ57が実際に実行される場合につぎ
のステップ57までの時間をたした期間が、常にカウンタ
17の出力端子Q_n-1に信号が現われている期間の1/2以下
となるようにする。 所要に応じ、第１図のゲート69の出力端子に遅延素子
（図示せず）を設けて、このゲート69の出力端子に発生
するいずれのリセット信号も、このリセット信号を発生
するカウンタ17又はフリップフロップ15がリセットされ
る前に十分長い持続時間を有するようにすることができ
る。 第１図に示した本発明システムにおけるマイクロコン
ピュータ１以外の部分はいずれも同じ半導体チップを極
めて良好に集積化することができることは明らかであ
る。

【図面の簡単な説明】 第１図は本発明データ処理システムの一例を示すブロッ
ク線図、 第２図は第１図に示す例の動作説明用流れ図である １……マイクロコンピュータ 2,3,4……外部回路への接続部分 ５……アドレスラッチ 10……第１比較器 11……第２比較器 12……デコーダ 13……マルチプレクサ 14……フリップフロップ（分周器） 15……Ｄ形フリップフロップ 16……クロックパルス源 17……タイマ／カウンタ 18……多重出力バッファ 19……NORゲート 20,21……ORゲート 44……インバータ 68……パルス発生器 69,70……ANDゲート

Claims (1)

1. (57)【特許請求の範囲】 １．ウォッチドッグ回路を含むプログラム制御によるデ
   ジタルデータ処理システムであって、前記ウォッチドッ
   グ回路がタイマ手段を具え、該タイマ手段にリセット信
   号入力端子が結合されており、前記ウォッチドッグ回路
   は、前記タイマ手段の連続するリセット動作間の時間イ
   ンターバルが或る所定の長さ以上となる場合に出力信号
   を発生し、前記インターバルが前記所定の長さを越えな
   いインターバルにて他の信号を発生し、且つ前記他の信
   号が発生していない間に前記リセット信号入力端子にリ
   セット信号が供給される場合にも前記出力信号を発生す
   べく構成され、前記システムが主プログラムを実行し、
   且つ前記リセット信号入力端子へリセット信号を供給す
   べくプログラムされて、該リセット信号により前記他の
   信号の各発生中に前記タイマ手段をリセットし、且つ前
   記出力信号の発生に応答して前記システムが或る所定の
   状態をとるようにしたディジタルデータ処理システムに
   おいて、当該システムが、前記他の信号の存在を周期的
   にテストし、このような他の信号の存在が検出されるこ
   とに応答して、前記他の信号がまだ存在している間に前
   記リセット信号入力端子へリセット信号が供給され、且
   つ前記他の信号の各存在検出時と、この検出に応答して
   からの前記リセット信号のその後の供給時との間にて前
   記主プログラムの他のステップを実行すべくプログラム
   されるようにしたことを特徴とするデジタルデータ処理
   システム。 ２．前記ウォッチドッグ回路が、前記他の信号がまだ発
   生していない期間中に前記リセット信号入力端子へ供給
   されるリセット信号に応答して前記出力信号を発生すべ
   く構成されるようにしたことを特徴とする特許請求の範
   囲第１項に記載のデジタルデータ処理システム。 ３．前記他の信号が存在する期間の各インターバルの始
   点が、その直前に先行するリセット信号の発生瞬時と所
   定の関係にあり、且つ該リセット信号の発生瞬時とは時
   間的に離間されるようにしたことを特徴とする特許請求
   の範囲第１項又は２項に記載のデジタルデータ処理シス
   テム。 ４．前記タイマ手段が連続的にクロックされる２進カウ
   ンタを具え、該カウンタのリセット入力端子に前記リセ
   ット信号入力端子が結合され、前記他の信号が前記カウ
   ンタの内容の或る特定のビット位置又は複数のビット位
   置から導出されるようにしたことを特徴とする特許請求
   の範囲第３項に記載のデジタルデータ処理システム。 ５．前記特定のビットの値を周期的にテストして、該特
   定のビットがいつの時点に前記他の値を呈する所定値に
   変ったのかを決定し、斯様な変化が検出された後にリセ
   ット信号を前記リセット信号入力端子に供給して、斯様
   な変化の検出時とつぎのリセット信号の供給時との間に
   て他のプログラムステップを実行させるべくプログラム
   されるようにしたことを特徴とする特許請求の範囲第４
   項に記載のデジタルデータ処理システム。 ６．リセット信号が前記リセット信号入力端子に供給さ
   れる度毎に前記ウォッチドッグ回路をストローブすべく
   プログラムされるようにしたことを特徴とする特許請求
   の範囲第１〜５項のいずれか一項に記載のデジタルデー
   タ処理システム。 ７．同一半導体チップに集積化される外部アドレスラッ
   チ及びウォッチドッグ回路を装備しているプログラム制
   御によるマイクロコンピュータを具えていることを特徴
   とする特許請求の範囲第１〜６項のいずれか一項に記載
   のデジタルデータ処理システム。」