SU754483A1

SU754483A1 - УСТРОЙСТВО ДЛЯ КОНТРОЛЯ постоянного ЗАПОМИНАЮЩЕГО БЛОКА 1

Info

Publication number: SU754483A1
Application number: SU742070441A
Authority: SU
Inventors: Erlen O Volfovskij; Ivan Trofimov; Igor K Khomyakov
Original assignee: Erlen O Volfovskij; Ivan Trofimov; Igor K Khomyakov
Priority date: 1974-10-22
Filing date: 1974-10-22
Publication date: 1980-08-07

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для организации оперативного контроля постоянных запоминающих устройств при повышенных требованиях и достоверности результатов контроля.

Известно устройство для контроля запоминающих устройств, использующее избыточное кодирование хранимой информации £ί]. Однако это устройство не обеспечивает достаточную полноту и „ достоверность результатов.контроля запоминающих устройств.

Наиболее близким к изобретению является устройство для контроля постоянного запоминающего блока, содержащее счетчик адресов, регистр числа, блок управления, блок сравнения и двухвходовые элементы И, в которых выход каждого разряда постоянного запоминающего блока соединен с первым входом того же разряда блока сравнения, а также с первым входом соответствующего этому раз2

ряду элемента И, выход которого подключен к единичному входу того же разряда регистра числа, подсоединенного своим нулевым выходом ко второму входу того же разряда блока сравнения, выход блока

⁵ сравнения связан с первым входом блока управления, первый выход которого подключен ко вторым входам_элеменгов И, второй выход подсоединен к первому

входу счетчика адресов, а третий выход о

ко входу считывают постоянного запоминающего блока 2.

В данном устройстве не обнаруживаются устойчивые отказы постоянного запоминающего блока, а также счетчика адресов и блока сравнения, а также не обнаруживаются случайные сбои, что приводит к существенному снижению достоверности результатов контроля.

,₀ Цель изобретения - повышение достоверности результатов контроля.

С этой целью устройство содержит дополнительный счетчик адресов, дополнительный блок сравнения, двухвходовые

3

754483

4

элементы ИЛИ и элемент НЕ, причем четвертый выход блока управления соединен с первым входом дополнительного счетчика адресов, пят£дй выход блока управления подключен ко второму входу дополнительного счетчика адресов, а также ко входу элемента НЕ, выход которого связан со вторым входом основного счетчика адресов, в котором выход каждого разряда соединен с первым входом соответ- ю ствующего этому разряду элемента ИЛИ, второй вход которого подключен к выходу того же разряда дополнительного счетчика адресов, а выход связан с соответствующей адресной шиной по- 15 стоянного запоминающего блока, выход каждого разряда постоянного запоминающего блока дополнительно подключен к первому входу того же разряда дополнительного блока сравнения, второй 20 вход которого подсоединен к выходу того же разряда регистра числа, выход дополнительного блока сравнения соединен со вторым входом блока управления. 25

На чертеже представлена функциональная схема устройства для контроля постоянного запоминающего блока.

Устройство, содержит счетчик 1 ад- 30 ресов для формирования кодов адресов чисел, выбираемых из постоянного запоминающего блока 2, регистр 3 числа, блок 4 управления, блок 5 сравнения, элемент 6 И, дополнительный счетчик 7 35

адресов, дополнительный блок 8 сравнения, элемент 9 ИЛИ и элемент 10 НЕ . Выход каждого разряда постоянного запоминающего блока 2 соединен с первым входом того же разряда блоков 5 ₄₀

и 8 сравнения, а через элемент 6 И с единичным входом того же разряда регистра 3 числа. Нулевой выход каждого разряда регистра > 3 числа соединен со вторыми входами того же раз- 45 ряда обоих блоков 5 и 8 сравнения, выходы которых подключены к первому и второму входам блока 4 управления соответственно. Первый выход 11 блока 4 управления соединен со вторыми входами ₅θ элементов 6 И, второй выход 12 и третий выход 13 блока 4 управления соединены с первыми входами счетчиков 1 и 7 соответственно. Четвертый выход 14 блока 4 управления подключен ко ₅₅

второму входу дополнительного счетчика 7 адресов непосредственно, а ко второму входу счетчика 1 адресов - через элемент 10 НЕ.

Единичный выход в каждом разряде счетчика 1 адресов и нулевой выход того; же разряда дополнительного счетчика 7 адресов через элемент 9 ИЛИ подсоединен к соответствующим адресным шинам постоянного запоминающего блока 2. Пятый выход 15 блока 4 управления подключен ко входу считывания постоянного запоминающего блока 2. Информация хранится в постоянном запоминающем блоке 2 в двух зонах; в первой зоне - прямые коды чисел, во второй зоне - обратные коды тех же чисел. При этом каждому прямому коду числа в первой зоне соответствует во второй зоне обратный код того же числа в ячейке с кодом адреса, обратным коду адреса числа в первой зоне.

Устройство работает следующим образом.

В исходном состоянии в счетчиках 1 и 7 устанавливается начальный адрес с помощью сигнала начальной установки, цепь которого не показана на чертеже. При этом к адресным шинам постоянного запоминающего блока 2 с помощью сигнала на четвертом выходе 14 блока 4 управления подключены нулевые выходы дополнительного счетчика 7, и, тем самым, подготовлено считывание обратного кода из ячейки с обратным кодом адреса, к которой осуществляется первое обращение.

Каждый цикл считывания информации состоит из двух обращений - сначала к ячейке, размещенной во второй зоне, а затем к ячейке в первой зоне. При обращении к ячейке, размещенной во второй зоне, блок 4 управления формирует два следующих друг за другом сигнала. Первый из них, формируемый на пятом выходе блока 4 управления, осуществляет считывание информации из постоянного запоминающего блока 2. При этом на первые входы элементов 6 И с выходов постоянного запоминающего блока 2 поразрядно поступает обратный код числа, который переносится в регистр 3 вторым сигналом, формируемым на первом выходе 11 блока 4 управления.

После инвертирования в регистре 3 на вторые входы блоков 5 и 8 сравнения поразрядно поступает прямой код числа. Затем происходит обращение к ячейке, размещенной в первой зоне постоянного запоминающего блока 2. При этом на выходе блока 4 управления последовательно формируются два сигнала. Первый сигнал, формируемый на чет5 754483 6

вертом выходе 14, отключает выходы дополнительного счетчика 7 адресов и подключает к адресным шинам постоянного запоминающего блока 2 через элемент 9 ИЛИ, единичные выходы счетчи- ₅ка 1 адресов, тем самым подготавливается считывание прямого кода числа из ячейки с прямым кодом адреса. Вторым сигналом, формируемым на пятом выходе 15 блока 4 управления, осуществляет- щ ся считывание прямого кода числа, который поразрядно передается на соответствующие первые входы блоков 5 и 8 сравнения, с помощью которых поступивший прямой код одновременно сравнивает- ,5 ся с прямым кодом числа, поступающим с нулевых выходов регистра 3. Результаты сравнения кодов с выходов блоков 5 и 8 сравнения передаются на первый и второй входы блока 4 управления соответ- 20 ственно, тем самым завершается один цикл считывания. В случае несовпадения кодов факт отказа достоверно фш<сируется двумя блоками 5 и 8 сравнения, сигналы с выхода которых поступают в 25 блок 4 управления.

Новый цикл считывания информации из очередных двух ячеек постоянного запоминающего блока 2 осуществляется аналогично. При этом сначала на втором зо выходе 12 и третьем выходе 13 блока 4 управления одновременно формируются два сигнала, которые поступают на первые входы счетчиков 1 и 7 адресов соответственно, вследствие чего на выходе ₃₅счетчика I адресов адрес увеличивается, а на выходе дополнительного счетчика 7 адресов уменьшается на единицу.

Далее описанный выше процесс обращения к ячейкам в первой и второй зонах до постоянного запоминающего блока 2 повторяется.

Предложенное устройство позволяет обнаружить любые отказы как в постоянном запоминающем бпоке 2, так и в уз- д₅лах устройства. Так, например, при отказе дешифратора адресов блока 2 произойдет выборка из двух ячеек, не соответствующих друг другу, что обнаруживается блоками 5 и 8 сравнения. Если же имеет-₅θ ся отказ в каком-либо разряде схемы формирования числа, заключающийся, например, в· формировании на выходе блока 2 ложного сигнала " 1" или "О", то на соответствующие входы блоков 5 и 8 ₅₅

сравнения в данном разряде поступят противоположные сигналы, что приведет к формировашпо на выходах обоих блоков 5 и 8 сравнения сигналов об отказе.

Таким образом, предложенное устройство полностью охватывается контролем. при этом в нем обнаруживаются не только случайные сбои, но и устойчивые отказы. Тем самым повышается достоверность результатов контроля.

Claims

Формула изобретения

Устройство для контроля постоянного запоминающего блока, содержащее счетчик адресов, регистр числа, блок управ · ления, блок сравнения и двухвходовые элементы И, в которых выход каждого разряда постоянного запоминающего блока соединен с первым входом того - же разряда блока сравнения, а также с первым входом соответствующего этому разряду элемента И, выход которого подключен к единичному входу того же разряда регистра числа, подсоединенного своим нулевым, выходом ко второму входу того же разряда блока сравнения, выход блока сравнения связан с первым входом блока управления, первый выход которого подключен -ко вторым входам элементов И, второй выход подсоединен к первому входу счетчика адресов, а третий выход - ко входу считывания постоянного запоминающего блока, отличающийся тем, что, с целью повышения. достоверности результатов контроля, оно содержит дополнительный счетчик адресов? дополнительный блок сравнения, двухвходовые элементы ИЛИ и элемент НЕ, , причем четвертый выход блока управления соединен с первым входом дополнительного счетчика адресов, пятый выход блока управления подключен ко второму входу дополнительного счетчика адресов, а также ко входу элемента · НЕ, выход которого связан со вторым входом основного счетчика адресов, в котором выход каждого разряда соединен с первым входом соответствующего этому разряду элемента ИЛИ, второй вход которого подключен к выходу того же разряда дополнйтель ного счетчика адресов, а выход связан с соответствующей адресой шиной постоянного запоминающего блока, выход каждого разряда постоянного запоминающего блока дополнительно подключен к первому входу того же разряда дополнительного блока сравнения, второй вход которого подсоединен к выходу того же разряда регистра числа, а выход дополнительного блока сравнения соединен со вторым входом блока управления.

7