JPS6246023B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は状態履歴記憶装置（以下トレーサと略
称する）に関する。

従来、情報処理装置の障害分析用のデータ採取
はトレーサを常時あるいは随時、情報処理装置に
接続して行われている。このようなトレーサは情
報処理装置内の、たとえば、フアームウエアアド
レス、メモリプライ信号、メモリウエイト信号、
メモリリクエストソース、メモリアドレスおよび
チヤネルナンバ等のデータを逐次自己のメモリに
格納しておき、情報処理装置に障害が発生した時
には格納を止め、メモリに格納されているデータ
を分析することにより障害の速急な修復を図れる
よう動作する。

トレーサに備えられているメリ容量は、高々数
キロ語程度であるが、ほとんどの障害に対しては
この程度の語数で充分である。障害発生に伴い情
報処理装置あるいは自らによりデータ格納を止め
られたトレーサを情報処理装置あるいは自らによ
り再起動するとき、格納開始アドレスは格納中止
アドレスに続くアドレスになるが、もし障害発生
時間間隔が長くてメモリの語数を超えると、何サ
イクルでも逐次オーバーレイされて格納されてい
く。

従来のトレーサは、情報処理装置のデータを保
持する１段のバツフアレジスタ、この保持データ
を格納するメモリおよび前記バツフアレジスタか
らこのメモリに前記保持データを逐次格納するた
め前記メモリのアクセスアドレスにより更新して
いくアドレス更新制御回路を備えている。

このような従来構成のトレーサにおいては、情
報処理装置に障害が発生しないかぎり、アドレス
更新制御回路はメモリのアクセスアドレスの更新
を続行し、非同期現象の待合せ時や障害発生時に
連続して多数回発生する同一内容データや同一サ
イクルデータを多数アドレスにわたり冗長に格納
することを許すことになるため、障害分析に真に
必要なデータ格納領域がオーバーレイされて少な
くなつたり削滅してしまう可能性があるという欠
点を有している。

本発明の目的はこのような欠点を除去すること
により、有限なメモリを有効に使用し、障害分析
を容易化するトレーサを提供することにある。

本発明のトレーサは、情報処理装置に接続され
て該情報処理装置と自己の制御のもとに前記情報
処理装置から得られるデータを自己のメモリに逐
次格納し前記データ数が前記メモリのアドレス数
を超えたときには再び前記メモリのアクセス開始
アドレスに戻つて前記データを格納する前記情報
処理装置のトレーサにおいて、連続したｎ（ｎ＞
１）格納サイクルにわたつて前記情報処理装置か
ら得られるデータを逐次保持するｎ段の履歴バツ
フアレジスタ（以下レジスタと略称する）、これ
らレジスタのうちの１段が保持するデータをアド
レスとしそれぞれ対応する前記各レジスタ内のデ
ータが前記アドレスに格納されるｎ個の履歴バツ
フアメモリ（以下バツフアメモリと略称する）、
それぞれが前記レジスタ内のデータと前記各バツ
フアメモリ内のデータとを比較し両データが一致
したとき一致信号を出力するｎ個の比較器および
前記ｎ段のレジスタのうちの一つから前記メモリ
にデータを逐次格納するためのアクセスアドレス
を発生し全ての前記比較器から前記一致信号が出
力されたときに前記アクセスアドレスの更新を中
断するアドレスを備えたことを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

第１図は本発明の一実施例を示す回路図であ
り、第２図および第３図は本実施例の動作を説明
するためのタイミング図である。

本実施例は、３段のレジスタＲ１，Ｒ２および
Ｒ３と、これらのレジスタに対応して設けられた
３個のバツフアメモリＢ１，Ｂ２およびＢ３と、
対応する３組のレジスタとバツフアメモリとの両
データをそれぞれ比較する３個の比較器Ｃ１，Ｃ
２およびＣ３と、レジスタＲ１からデータが転送
され、格納されるメモリＭと、メモリＭのアクセ
スアドレスを更新し３個の比較器Ｃ１，Ｃ２およ
びＣ３の全てにおいて前記両データが一致したと
きアドレス更新を中断するアドレス回路ADとか
ら構成されている。アドレス回路ADは論理積回
路Ａ１およびＡ２と、アドレスポインタレジスタ
APと、プラス１回路Ｐと、マイナス１回路Ｎ
と、選択回路Ｓとから構成されている。

情報処理装置（図示せず）からは信号線Ｌを介
してデータＲ１′が第１段のレジスタＲ１に逐次
得られ、保持される。

通常動作時には論理積回路Ａ１から一致信号Ａ
１′は出力されず、アドレス回路ADはアドレス
AP″を更新しながら上述のデータＲ１′を逐次、
メモリＭに格納している。すなわち、アドレスポ
インタレジスタAPは論理回路Ａ２を経由してク
ロツクCLを受ける毎にアドレスAP′を出力し、
このアドレスAP′をそのまゝ選択回路Ｓを経由し
てアドレスAP″としてメモリＭに供給するととも
に、アドレスAP′をプラス１回路Ｐにより１つ歩
進する。アドレスAP″がメモリＭの最大アドレス
に達すると、アドレスポインタレジスタAPは０
に戻つて再びプラス１回路Ｐによりアドレス
AP′を１つづつ歩進していく。したがつて、メモ
リＭに格納される保持データＲ１は古いものから
オーバーレイされていくが、障害分析のために有
用なデータ数は一般には、オーバーレイされたデ
ータほど古いものは必要でない。

障害発生時には、図示していない回路の作用に
より、レジスタＲ１からメモリＭへのデータＲ
１′の格納は中断され、メモリＭ内の記憶内容が
出力装置に出力されて障害分析のために使用され
る。

さて、データＲ１′のうちの部分データｒ１は
クロツクにより、レジスタＲ２およびＲ３に次々
に移送されていき、本発明の目的を達成するため
に使用される。したがつて、各レジスタＲ１，Ｒ
２およびＲ３がそれぞれ保持する部分データｒ
１，ｒ２およびｒ３は１クロツク遅れで同じ内容
になる。

部分データｒ２のうちの下位ビツトｒ２２はバ
ツフアメモリＢ１，Ｂ２およびＢ３の全てを同時
にアクセスするのに使用される。すなわち、第２
図に示すように、タイミングT₃，T₄，T₅および
T₆において下位ビツトｒ２２により定まる各バ
ツフアメモリに共通のアドレスB′，C′，D′およ
びA′についてバツフアメモリＢ１，Ｂ２および
Ｂ３の全てがアクセスされ、各アドレスの記憶内
容B′，C′，D′およびA′を比較器Ｃ１，Ｃ２およ
びＣ３に読み出すとともに、各部分データｒ１，
ｒ２およびｒ３の書き込みも行う。たとえば、第
２図において、タイミングT₄における記憶内容
B′がｃ―ｂ―ａとあるのはタイミングT₃でレジ
スタＲ１，Ｒ２およびＲ３からタイミングT₃時
の内容ｃ，ｂ，およびａが各々のバツフアメモリ
Ｂ１，Ｂ２およびＢ３に書き込まれ、この結果バ
ツフアメモリＢ１，Ｂ２およびＢ３の各アドレス
B′の記憶内容がｃ，ｂおよびａになつたことを意
味している。

バツフアメモリＢ１およびＢ３は部分ビツトｒ
１およびｒ３が格納され得るだけのビツト長を有
しているが、バツフアメモリＢ２は部分データｒ
２から下位ビツトｒ２２を除く上位ビツトｒ２１
分だけのビツト長のみを有している。すなわち、
下位ビツトｒ２２をカラムアドレス、上位ビツト
ｒ２１をベースアドレスと見立てることにより、
キヤツシユメモリで一般的に使用されるセツトア
ソシアテイブ方式を応用し、部分データｒ２をア
ドレスとデータとに割り振つて、部分データｒ２
の識別を図つている。本発明の目的からみて、バ
ツフアレジスタＢ２が記憶内容を保持する必要が
あるのは数クロツク間でよく、変化の少ない上位
ビツトｒ２１をデータに割り付けることにより、
この要求は充分達成できる。

このようにしてバツフアメモリＢ１，Ｂ２およ
びＢ３に格納され、読み出される部分データｒ
１，ｒ２およびｒ３は、信号線Ｌを介して情報処
理装置から逐次得られレジスタＲ１，Ｒ２および
Ｒ３に保持される部分データｒ１，ｒ２およびｒ
３と各々比較器Ｃ１，Ｃ２およびＣ３において比
較され、その一致性が検査される。第２図に示す
ように、部分データｒ１がａ→ｂ→ｃ→ｄの繰返
しであるときは、タイミングT₇以降において全
ての比較器Ｃ１，Ｃ２およびＣ３で両データが一
致し、論理積回路Ａ１はタイミングT₇で一致信
号Ａ１′を出力する。

一致信号Ａ１′が出力されると、アドレスポイ
ンタレジスタAPはクロツクCLが与えられないた
め次タイミングT₈からはプラス１回路Ｐの出力
を受け入れず、タイミングT₇時のアドレス
AP′（＝６）を保持し続ける。また、一致信号Ａ
１′が出力されると選択回路Ｓはマイナス１回路
Ｎの出力を受け入れて出力するよう動作し、マイ
ナス１回路Ｎの入力であるアドレスAP′はタイミ
ングT₇以降は６のまゝであるため、アドレス
AP″は更新が中断されて５のまゝとなる。

したがつて、一致信号Ａ１′が出力されるタイ
ミングT₇以降はメモリＭのアドレス５にデータ
Ｒ１′がＢ→Ｃ→Ｄ→Ａ→Ｂ…と重ね書き（オー
バーレイ）されていく。

このようにして、アドレス５に重ね書きされて
いる間にタイムアウトになると、重ね書きは止
り、障害分析のための処置がとられる。

もちろん、重ね書きしていてタイムアウトにな
る前に一致信号Ａ１′が消失すると、アドレス更
新制御回路ADは再びアドレス更新を開始して、
メモリＭに順次データＲ１′を格納していく。

なお、メモリＭは重ね書きデータを示すため一
致信号Ａ１′により書き込まれる縮退表示ビツト
ｍを有している。

次に、第３図はデータＲ１′がＡ→Ｂ→Ｃ→Ｃ
……とタイミングT₃以降タイミングＴ_NまでＣが
続いたときの回路の動作を説明するためのもので
ある。このときには、タイミングT₅で一致信号
Ａ１′が出力され、タイミングT₆からＴ_N+1の間
アドレスAP″の更新が中断されて、メモリＭのア
ドレス５にデータＣが重ね書きされる。タイミン
グＴ_N+1に至つてデータＲ１′がＤになるので一致
信号Ａ１′は消滅し、アドレス更新制御回路ADは
タイミングＴ_N+2からアドレスAP″の更新を再開
して、タイミングＴ_N+3でアドレス６にデータＤ
を格納する。

本実施例の効果は、以上説明したように、バツ
フアメモリＢ２にセツトアソシアテイブ方式を応
用し、またデータＲ１′のうちの部分データｒ
１′のみで同一データまたは同一サイクルデータ
の監視をするようにしたため、バツフアメモリＢ
２とレジスタＲ２およびＲ３のビツト数を少なく
することができるようになり、トレーサをより安
価にできることである。

なお、第１図に示した実施例では、一致信号Ａ
１′が出力されると、アドレス更新を中断して、
同一アドレスにデータを重ね書きするようにして
いるが、アドレス更新の中断とともにデータの格
納をも中断してもよい。

本発明には、以上のように、ｎ段のレジスタ、
これらのうちの１段のデータによりアクセスされ
るｎ個のバツフアメモリ、対応するｎ組のレジス
タとバツフアメモリの両データを比較するｎ個の
比較器および全ての比較器において前記両データ
が一致するとデータを格納するためのメモリのア
ドレス更新を中断するようにしたアドレス回路を
備えることにより、情報処理装置から得られるデ
ータが同一データや同一サイクルデータの繰り返
しであるときは、メモリのアドレス更新を中断し
て冗長なデータの格納を止めることができるよう
になり、有効データをより多く格納できるため、
障害分析を容易化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図であり、第
２図と第３図は第１図に示す実施例を説明するた
めの図である。 図において、Ｒ１，Ｒ２，Ｒ３……履歴バツフ
アレジスタ（レジスタ）、Ｂ１，Ｂ２，Ｂ３……
履歴バツフアメモリ（バツフアメモリ）、Ｃ１，
Ｃ２，Ｃ３……比較器、Ｍ……メモリ、ｍ……縮
退表示ビツト、AD……アドレス更新制御回路
（アドレス回路）、Ａ１，Ａ２……論理積回路、
AP……アドレスポインタレジスタ、Ｐ……プラ
ス１回路、Ｎ……マイナス１回路、Ｓ……選択回
路、Ｌ……信号線、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｒ１′
……データ、ａ，ｂ，ｃ，ｄ，ｅ，ｒ１，ｒ２，
ｒ３……部分データ、ｒ２１……上位ビツト、ｒ
２２……下位ビツト、CL……クロツク、Ａ１′…
…一致信号、AP′，AP″……アドレス、A′，B′，
C′，D′……記憶内容、0′，１′，２′，３′，４′
，
５′，６′……メモリの記憶内容、０，１，２，
３，４，５，６……アドレス、T₁，T₂，……
T₁₂，Ｔ_N……Ｔ_N+4……タイミング。

Claims (1)

1. 【特許請求の範囲】 １ 情報処理装置に接続されて該情報処理装置と
   自己の制御のもとに前記情報処理装置から得られ
   るデータを自己のメモリに逐次格納し前記データ
   数が前記メモリのアドレス数を超えたときには再
   び前記メモリのアクセス開始アドレスに戻つて前
   記データを格納する前記情報処理装置の状態履歴
   記憶装置において、 連続したｎ（ｎ＞１）格納サイクルにわたつて
   前記情報処理装置から得られるデータを逐次保持
   するｎ段の履歴バツフアレジスタ、これら履歴バ
   ツフアレジスタのうちの１段が保持するデータを
   アドレスとしそれぞれ対応する前記各履歴バツフ
   アレジスタ内のデータが前記アドレスに格納され
   るｎ個の履歴バツフアメモリ、それぞれが前記各
   履歴バツフアレジスタ内のデータと前記各履歴バ
   ツフアメモリ内のデータとを比較し両データが一
   致したとき一致信号を出力するｎ個の比較器およ
   び前記ｎ段の履歴バツフアレジスタのうちの一つ
   から前記メモリにデータを逐次格納するためのア
   クセスアドレスを発生し全ての前記比較器から前
   記一致信号が出力されたときに前記アクセスアド
   レスの更新を中断するアドレス更新制御回路を備
   えたことを特徴とする状態履歴記憶装置。 ２ 前記アクセスアドレスの更新が中断されたと
   き前記メモリのアクセスアドレスにデータが重ね
   書きされこの重ね書きがあつたことを前記メモリ
   に記憶するようにしたことを特徴とする特許請求
   の範囲第１項記載の状態履歴記憶装置。