JPS60256866A

JPS60256866A - デ−タ処理システム

Info

Publication number: JPS60256866A
Application number: JP60006056A
Authority: JP
Inventors: フイリツプ・ドイス・ヘスター; ウイリアム・マイケル・ジヨンソン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-05-31
Filing date: 1985-01-18
Publication date: 1985-12-18
Anticipated expiration: 2009-05-25
Also published as: JPH0640307B2; US4630195A; DE3580396D1; CA1225748A; EP0163148B1; EP0163148A3; EP0163148A2; MY100954A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理システム、特にＣＰ、Ｕと主記憶装
置および他のＩ／○゛装置との間に主Ｉ／Ｏバスを有す
るデータ処理システムに係る。

〔開示の概要〕

本発明は、ＣＰＵと、ＣＰＵからデータを受取ったりＣ
ＰＵヘデータを供給したりする主記憶装置のような少な
くとも１つの外部装置と、ＣＰＵと外部装置の間のデー
タ転送のためのＩ／Ｏバスとを有する通常のデータ処理
システムで実施される。本発明の装置は、前記の外部装
置、例えば主記憶装置へ（からの）転送と、種々のＣＰ
Ｕ動作および計算機能を実施するためＣＰＵで定型的に
実施されるレジスタ間データ転送とをオーバラップして
実行する。即ち、ＣＰＵは、同期されたサイクルタイム
の間にＩ／Ｏバスにより前記外部装置へ（から）データ
を転送する装置と、複数のレジスタならびにレジスタ間
データ転送の手段を含むローカル記憶装置とを含む。制
御装置は、レジスタ間データ転送を制御し、前記転送が
、外部記憶装置へ（から）のデータ転送に一致するサイ
クルタイムの間に実行されるようにする。このように、
ｃｐｕ内のレジスタ間データ転送は主記憶装置との間の
Ｉ／Ｏバスを介したデータ転送とオーバラップされる。

本発明の装置は、いくつかのレジスタ間転送が外部記憶
装置へ（からの）のデータ転送に要する時間の間に実行
できるように動作できる。更に、レジスタ間転送とＩ／
Ｏバス転送の間のデータ従属状態を動的に決定できる手
段も設けられる。

〔従来技術〕

現今のマイクロプロセッサ技術を含むデータ処理技術で
は、主■／○バスすなわち、ＣＰＵと、主記憶装置およ
び種々の、例えばディスク、ディスプレイまたはプリン
タのようなＩ／Ｏ装置のような外部装置との間のチャネ
ルでパイプライン方式を用いることは周知の手段である
。このようなパイプライン方式は、Ｉ／Ｏバスでオーバ
ラップしたトランザクションを必要とする、すなわち、
種々のＩ／Ｏ装置もしくは主記憶装置との間の複数のデ
ータ転送が主Ｉ／Ｏバスでオーバラップすることかある
。換言すれば、■／○バスを単一のトランザクションに
固定する必要がなく、第１のトランザクションが開始さ
れ、それが終了する前に、Ｉ／Ｏバスを必要とする第２
、第３の転送トランザクションが開始されることがある
。このようなパイプライン動作を説明する代表的な特許
として米国特許第３４４７１３５号、同第４１３０８８
５号、同第４２３２３６６号、同第４１２８８２号、お
よび同第３９９７８９６号がある。

従来の技術では、このようなデータ転送をオーバラップ
し、外部の装置によるＩ／Ｏバスを介したデータ処理動
作をスピードアップする必要性は認識されてはいたが、
このような外部における転送と、ＣＰＵ自身の内で起き
る記憶転送とのオーバラツプは殆ど考慮されていなかつ
たようであるる、ＣＰＵは、その動作および計算機能を
実行す９る際、ＣＰＵにあるローカル記憶装置内で広範
囲なレジスタ間転送を実施しなければならない。現今の
マイクロプロセッサ技術では、このようなローカル記憶
装置は慣例的に複数のＲＡＭレジスタを含み、これらの
レジスタには、外部の主記憶装置から取出されたデータ
が、ＣＰＵで処理されている間、一時的に記憶される。

このようなデータの処理では通常、ＣＰＵ内での多数の
レジスタ間転送が必要である。このようなレジスタ間転
送は、比較的短かい期間に行なわれ、通常、ｌＣＰＵタ
イムサイクルの実効スループットで終了する。それに対
して、Ｉ／Ｏバスを介した主記憶装置または他の■／○
装置との間の転送に要する時間はずっと長く、通常、３
またはそれ以上のＣＰＵサイクルタイムで終了する。従
来の非常に多くのデータ処理システムでは、ＣＰＵでキ
ャッシュ記憶装置を用い、Ｉ／Ｏバスから主記憶装置ま
たは他の■／○装置への相当数のデータ転送トランザク
ションを、それらデータをＣＰＵで使用する以前の期間
に実行し、ＣＰＵに関連したキャッシュ記憶装置でバッ
ファできるようにするのが普通である。

このようなキャッシュ記憶装置を利用するシステムでは
、データを記憶装置または他のＩ／Ｏ装置から転送する
のに比較的長い時間を要しても、ＣＰＵ動作または計算
を実行する主記憶装置から要求された命令または他のデ
ータの大部分が、ＣＰＵのキャッシュ記憶装置に前もっ
て記憶され、即時使用可能な状態であるので、問題は生
じなかったかもしれない。

〔発明が解決しようとする問題点〕

マイクロプロセッサの進歩により、種々のマイクロプロ
セッサ回路を形成する半導体基板の寸法から得られる空
間の技術的な限界により、ＣＰＵのキャッシュ記憶装置
の寸法を大幅に縮小する傾向が見られる。そのため、キ
ャッシュ記憶装置のための空間を不要なものとすると共
にマイクロプロセッサに必要な高い動作速度をどのよう
に維持するかが問題である。

〔問題点を解決するための手段〕

本発明は、ＣＰＵの計算および他の動作に必要なレジス
タ間データ転送を、ＣＰＵと主記憶装置または他のＩ／
Ｏ装置との間のデータ転送と同時に、またはオーバラッ
プして実行する装置を設けることにより、ＣＰＵのキャ
ッシュ記憶装置を取除くか、または大幅に縮小し、マイ
クロプロセッサの高い処理速度を維持するものである。

本発明のデータ処理システムは、ＣＰＵと、データをＣ
ＰＵから（へ）要求（供給）する主記憶装置のような、
少くとも１つの外部装置と、ＣＰＵと外部装置の間のデ
ータ転送のためのＩ／Ｏバスとを含む。このＣＰＵは、
同期されたＣＰＵタイムサイクルの間にＩ／Ｏバスを介
して主記憶装置または他の外部装置へ（から）データを
転送する手段を含む。更に、ＣＰＵは、複数のレジスタ
を含むローカル記憶装置と、このようなローカル記憶装
置でレジスタ間データ転送を行なう手段と、レジスタ間
データ転送を、外部装置へ（から）の転送に一致したサ
イクルタイムの間に実行するように制御する制御手段と
を含む。

ＣＰＵと外部装置の間の転送データと、前記レジスタ間
転送データの間には、しばしばデータ従属状態があるか
ら、制御手段は更に、このデータ従属状態を動的に決定
する手段を含む。

本発明を実施する場合、データ従属状態を動的に決定す
るため、外部記憶装置へ（から）データを転送する手段
は、データ転送コマンドを生成する手段と、データを転
送する（される）ことになっている前記ローカル記憶手
段においてレジスタを割当てる手段と、割当てられたレ
ジスタを識別するタグを記憶する手段とを含む。更に本
発明のデータ処理システムは、次のデータ転送コマンド
およびレジスタ間転送コマンドを、記憶されているタグ
と比較する手段も含む。

〔作用〕

本発明の装置は、ＣＰＵと主記憶装置または他のＩ／Ｏ
装置との間のデータ転送と同時に、またはオーバラップ
して、ＣＰＵにおけるレジスタ間データ転送を実行する
。

〔実施例）、、（第１図は本発明を実施するのに使用できる装置の概要ブ
ロック図を示す。本発明に関連する素子はＣＰＵｌ０に
含まれていて、記憶コントローラ１３により、■／○バ
ス１１すなわちチャネルを介して主記憶装置１２と通信
し、かつＩ／Ｏバスコントローラ］４を介して、ディス
ケットドライブ、プリンタまたはディスプレイ（図示せ
ず）のような種々のＩ／Ｏ装置と通信する。ＣＰＵｌ０
は従来のどのマイクロプロセッサを用いても実現できる
。本発明の詳細な説明する前に、本発明に関連する範囲
内でＣＰＵの概略の動作を説明する。

ＣＰＵの動作により実行される命令（インストラクショ
ン）は、通常の方法で記憶装置から取出され、命令バッ
ファ１５に一時的に記憶される。後に説明するように１
、命令マルチプレクサ１６は命令を分解し、ある部分は
制御ロジック１７に送られてＣＰＵ動作を（オペレーシ
ョン）制御し、ある部分はＣＰＵにローカル記憶手段を
与えるレジスタアレイ１８にある種々のレジスタに送ら
れる。データは、レジスタアレイ１８から種々の計算動
作を実行できるＡ’Ｌ’Ｕ／シフタ２１を介して、また
はレジスタ２２、バス２３および■／○バス１１を介し
て主記憶装置１２へ転送できる。主記憶装置１２からの
データは、後に詳細に説明するように、Ｉ／Ｏバス１１
、バス２４、およびフォーマツタ２５を介してＣＰＵｌ
０のレジスタアレイ１８に転送できる。更に、データは
ＡＬＵ／シフタ２１から、ＡＬＵ出力レジスタ２６とバ
ス２７を介してレジスタアレイ１８にリターンできる。

ＣＰＵ１’Ｏ内の非常に多数のトランザクションはレジ
スタアレイ１８のレジスタの内容の処理に関連する。こ
れらの動作はレジスタ間データ転送と呼ばれる。その他
の転送は、■／○バス１１を介して主記憶装置１２また
はＩ／Ｏバスコントローラ１４へ（から）行なわれる。

Ｉ／Ｏバス１１を介して主記憶装置１２またはＩ／Ｏ装
置へ（から）の転送は、レジスタ間転送よりもかなり長
い時間を要する。ちなみに、ｃＰＵＩＯの動作はクロッ
ク２８の制御による同期動作である。クロック２８から
周期的な出力がクロック２９に送出され、ＣＰＵＩＣ）
の主要なすべての素子ならびに記憶コントローラ１３お
よびＩ１０バスコントローラ１４に供給され、データ処
理システム全体がクロック２８によって決められたＣＰ
Ｕサイクルタイムに同期する。クロック２８は、標準的
なＣＰＵサイクルタイムの生成すなわち同期動作のため
の通常の回路である。このようす動作では、ＣＰＵｌ０
のレジスタアレイ１８におけるレジスタ間データ転送は
１．ＣＰＵサイクルのオーダーで行なわれるが、主記憶
装置１２またはＩ／Ｏ装置へ（から）の転送にかかわる
トランザクションは、３またはそれ以上のＣＰＵサイク
ルタイムを要する。

次に第１図のＣＰＵｌ０における関連するロジックの動
作、ならびに第２図にタグロジックの詳細を、レジスタ
間転送ならびにＩ／Ｏバス１１による主記憶査１２へ（
から）の転送の両者にかかわるトランザクションについ
て説明する。

命令は、既にＣＰＵｌ０にあるものでも、又は、主記憶
装置１２から取出されたものでも、命令バッファ１５に
記憶される。命令は、第７図に示された形式を有するレ
ジスタ間転送のものもあり、又は、第８図に示された形
式を有する、主記憶装置または他のＩ／Ｏ装置へ（から
）転送するためのものもある。最初に、第７図の形式の
レジスタ間転送命令について説明する。命令マルチプレ
クサ１６は命令を次のように分割する。すなわち、実行
される命令のタイプを表わす○Ｐコード３１を制御ロジ
ック１７に送り、制御ロジック３２（第１図）を介して
実行命令を送ることにより、その機能の実行を制御する
。−例として加算（ＡＤＤ）機能について説明する。第
７図の命令の２つのセクション３３．３４は、割算に必
要な起点レジスタＲ３、Ｒ４の内容を示す。第７図の最
後のセクション３５は宛先レジスタＲ３を示す。このよ
うに、第７図の命令では、レジスタＲ３とレジスタＲ４
の内容の和がレジスタＲ３に格納される。従って、信号
は線３３Ａ、３４Ａ（第１図）を介して供給され、第１
および第２の起点レジスタ、すなわちレジスタＲ３、Ｒ
４の内容が読取られる。制御レジスタ３２は、ＯＰコー
ド３１から〔・の読取による加算機能を含む。このＯＰ
コード（加算）は、制御レジスタ３２から出力された実
行制御・によりＡＬＵ／シフタ２１に入力３７を介して
供給され、ＡＬＵ／シフタ２１により、第１および第２
の起点レジスタ、すなわちレジスタＲ３、Ｒ４の内容が
六入力レジスタ３５、Ｂ入力レジスタ３６にラッチされ
、ＡＬＵ／シフタ２１に供給される。この時点で取出し
フェーズは終了する。

次の実行フェーズにおいて、制御レジスタ３２の制御情
報、すなわち加算機能が、実行すにき動作を制御するの
に使用される。前述のように、制御レジスタ３２からの
制御コードは、入力３７を介してＡＬＵ／シフタ２１に
供給される。ＡＬＵ／シフタ２１の動作は通常の方法で
実行され、その結果はＡＬＵ出力レジスタ２６にラッチ
される。

次のフェーズ（再書込みと呼ばれることがある）におい
て、ＡＬＵ／シフタ２１の動作結果が再書込みされる、
すなわちバス２７を介して宛先レジスタ−この場合は宛
先レジスタを入力する線４９で指示されたＲ３−に転送
される。

これらの動作、すなわち取出し、実行および再書込みの
動作の各々は、単一のＣＰＵサイクルタイムで実行され
る。前述の説明は単一の命令の実行に関するものである
が、連続する命令の場合は、それぞれの命令がオーバー
ラツプして実行され、第１の命令が実行フェーズのとき
、第２の命令は取出しフェーズにあり、第１の命令は実
行フェーズ、第３の命令は取出しフェーズにあることが
ある。従って、３つの命令がオーバラップするから。

レジスタ間転送にかかわる通常のＣＰＵ内部の動作が終
了するのに、３ＣＰＵサイクルタイムかかるが、ＣＰＵ
の実際のスループットは１サイクル当り完全に１動作で
ある。

主記憶へ（から）の転送にかかわるトランザクションは
、ＣＰＵに関する限り同様に実行される。

これは第８図に示された主記憶転送命令によって制御さ
れる。この命令は命令マルチプレクサ１６によって分割
され、そのＯＰコートは制御ロジック１７を介して制御
レジスタ３２に送られ、記憶命令のタイプ、すなわち（
主記憶装置への）書込み、またはロード（主記憶装置か
らの読出し）のどちらかを指示する。このＯＰコードは
、前述のように、入力３７を介してＡＬＵ／シフタ２１
に送られる。主記憶転送命令のセクション３９（第８図
）は、レジスタアレイ１８のレジスタＲ２の内容の主記
憶装置１２への書込み、または、ロード命令の場合は、
主記憶装置１２がら続出されたデータをロードする宛先
レジスタを指示する。従って、取出しフェーズが終了す
ると、書込み動作で、主記憶装置１２に書込まれるデー
タはＢ入力レジスタ３６にラッチされる。また、取出し
フェーズの終了と同時に、主記憶転送命令の主記憶アド
レスセクション４０（第８図）の内容が六入力レジスタ
３５にラッチされる。次の実行フェーズにおいて、Ｂ入
力レジスタ３６の内容、すなわち書込まれるデータはレ
ジスタ２２（記憶データレジスタ）に転送され、ＡＬＵ
／シフタ２１は、Ａ１、入力レジスタ３５の内容から記
憶アドレスを計算し、この記憶アドレスをレジスタ４１
（記憶アドレスレジスタ）に送る。次の再書込みフェー
ズにおいて、レジスタ２２の記憶データの内容とレジス
タ４１の記憶アドレスの内容は、Ｉ／Ｏバス１１を介し
て記憶コントローラ１３に転送される。

従って、ＣＰＵｌ０から記憶コントローラ１３へのデー
タ転送は３ＣＰＵサイクルタイムかかっている。記憶コ
ントローラ１３に関する主記憶装置１２の動作により、
書込み動作で主記憶装置１２ヘデータを書込み、または
ロード動作で主記憶装置１２からＣＰＵｌ０のレジスタ
アレイ１８の指定されたレジスタへデータを再読取りす
るのに、更に３ＣＰＵサイクルタイムかかる。

後に詳細に説明するように、本発明の装置の実施例では
、主記憶装置１２へ（がら）の２つの転送が相互にオー
バラップできるのは、主記憶装置１２へ（から）の転送
を終了するのに６ＣＰＵサイクルタイムかかるからであ
り、これらの転送の２つがオーバラップすることにより
、実効スループットは、３ＣＰＵサイクルタイムで、主
記憶装置１２へ（から）の１つの転送を行なう。前述の
；・也・・ように、ＣＰＵｌ０の内部レジスタ間転送の実効スルー
プットはＩＣ，ＰＵサイクルタイムで１つのレジスタ間
転送を行なうので、装置の実効スループットは、主記憶
装置１２へ（から）の１つの転送が実行されている間に
、ＣＰＵｌ０の中で３つのレジスタ間転送を同時に実行
できる。

前述のように、本発明の装置は、データの従属状態を動
的に決定し、前の動作が終了して次の動作に必要なデー
タを十分に供給できるかどうかを決定できる。この状態
の例は、一連の動作で、ある命令の実行が、前に開始さ
れたオーバラップする命令−次の命令に必要なデータを
供給する−の終了前に要求される場合に生じることがあ
る。これは主記憶転送命令（第８図）−ロード命令−で
生じセクション３９は、レジスタアレイＩ８で、主記憶
装置１２から読取られたデータをロードする宛先レジス
タを指示する。従って、次の命令に必要なデータが、前
のオーバラップしている命令がまだ終了していないため
に、まだ宛先レジスタに取込まれていない場合、前の命
令が終了するまで、次の命令の実行をホールドオフ、す
なわち待機させなければならない。この機能は、第１図
のタグロジック４２（そ、の詳細は第２図に示す）によ
り実行する。次に、このタグロジック機能について第１
図と第２図により説明する。

第２図に示すタグロジックは２つのタグレジスタを有す
る。これらのレジスタは、レジスタアレイ１８にあるレ
ジスタを追跡するとともに宛先レジスタとして作用し、
主記憶装置１２から転送されてレジスタアレイ１８中の
指定されたレジスターそれぞれタグｌレジスタまたはタ
グｌレジスタにより識別される−へのロードを追跡する
。

従って、マルチプレックスされた後、記憶アドレス（第
８図）を決定するのに使用される第１および第２起点レ
ジスタの内容が、線３３Ａおよび３４Ａ（第１図）を介
してレジスタアレイ１８に供給され、更に線４５および
４６を介して、第２図に示されたタグロジックにも供給
される。この入力は、後述の手順でホールドオフを決定
するのに用いられる。同様に、セクション３９（第８図
）で指示された宛先レジスタの内容は、線４７を介して
タグロジック（第２図）に送られる。宛先しジスタの番
号は、タグＯまたはタグルジスタのどちらが使用可能か
により、タグＯレジスタ４３またはタグルジスタ４４に
畳込まれる。とにかく、本実施例では、タグＯおよびタ
グ１の２つのレジスタしか使用できないから、主記憶装
置１２からの２つのロード転送しかオーバラップしない
、すなわち同時に実行されないであろう。しかしながら
、そのようなロード命令の場合、実行フェーズの間に、
制御ロジック１７は、制御レジスタ３２から実行制御線
（第１図）を介して、フォーマットデータを、タグＯま
たはタグルジスタに、それぞれ線５０または５１により
供給する。タグ０またはタグルジスタのＦＭＴ部分に書
込まれるフォーマットデータは、主記憶装置１２からロ
ートされるデータを適切にフォーマットするのに使用さ
れる。フォーマット（ＦＭＴ）データは、主記憶装置１
２から受取ったデータのどの部分を１、）タグ０または
タグルジスタによって指定された、レジスタアレイ１８
の中の適切なレジスタにロードすべきかを指示する。タ
グ０レジスタ４３は関連する比較器５２．５３および５
４を有し、線４５〜４７を介した第１および第２の起点
レジスタならびに宛先レジスタの内容と、タグ０レジス
タ４３に書込まれた宛先レジスタの内容とが比較される
。同様に、タグルジスタ４４は関連する比較器５５．５
６および５７を有し、線４５〜４７からの入力と、タグ
ルジスタ４４の内容とが比較される。

次に、第１図および第２図に示されたロジックにより第
３図〜第６図の流れ図で、タグロジックにかかわる一連
の動作を、少なくとも１つのオーバラップされた実行中
の命令がレジスタアレイ１８の中の１つのレジスタへの
ロードを必要とする状態に関連して説明する。第３図の
流れ図において、ロード命令の実行中に、ステップ６０
で。

（０または１の）タグレジスタが使用可能かどうかの決
定を行なう。若し、どれも使用可能なら、ステップ６１
に分岐し、該ロード命令はタグ０ま１．Ｉたはタグルジ
スタが使用可能になるまで待機する。他方、若し、ある
レジスタが使用可能なら、ステップ６２で、タグ０レジ
スタが、レジスタアレイ１８にある同じ宛先レジスタへ
のロードを指定しまだ終了していない、前のロード命令
で既に使用されているかどうかについて決定する。若し
、既に使用されているなら、ステップ６３で、タグ０に
かかわるすべての前の命令は取消される。タグ０にかか
わる前の命令の取消しの後、または若しタグ０レジスタ
が宛先レジスタに指定されていなければ、ステップ６４
で、タグルジスタがレジスタ１８にある同じ宛先レジス
タへのロードを指定し、まだ終了していない、前のロー
ド命令で既に使用されているかどうかについて決定する
。

若し、既に使用されているなら、ステップ６５で、タグ
ｌにかかわるすべての前の命令は、取消される。タグｌ
にかかわる前の命令の取消しの後、または若しタグルジ
スタが宛先レジスタに指定されていなければ、ステップ
６６で、タグＯレジスタが使用可能かどうかについて決
定する。若し、使用可能なら、ステップ６７で、タグＯ
レジスタは現在の命令の宛先レジスタ番号を保管するの
に割振られ、フォーマット情報を線５０（第２図）を介
してタグレジスタ０に送る。他方、若し、タグ０レジス
タが使用可能ではないなら、タグルジスタが使用可能で
あるに違いない。従って、タグルジスタは現在の命令の
宛先レジスタに割振られ、フォーマットデータが線５１
を介して供給される。ステップ６０〜６８に示したタグ
動作は、線７２および７３を介してタグＯおよびタグル
ジスタと通信するタグ制御ロジック７０の制御により実
行される。

タグ０レジスタ４３の出力は線７２を介してマルチプレ
クサ（ＭＵＸ）７１に送られ、タグルジスタ４４の出力
は線７３を介してマルチプレクサ７１に送られる。マル
チプレクサ７】でマルチプレクサされた出力は線７４を
介してレジスタアレイ１８に送られ、レジスタアレイｊ
８に宛先レジスタのアドレスが供給される。従って、線
２４を介して主記憶装置１２から送られたデータはレジ
スタアレイ１８にロードされる。線７５および７６を介
して、タグ０レジスタ４３およびタグ】レジスタ４４か
らフォーマット制御データ（ＦＭＴ）がマルチプレクサ
７７に送られ、マルチプレクサ７７の出力は線７８を介
してフォーマツタ２５に供給され、指定されたレジスタ
にロードすべきデータのフォーマットを指示する。

第６図において、主記憶装置１２からデータとともに送
られるタグ、特にタグＯまたはタグルジスタを指示する
タグの復号に関する手順を説明する。主記憶装置１２か
らバス２４を介して送られたデータは、タグデコードロ
ジック８０によりモニタされ、タグが主記憶装置１２か
ら取出された命令を表わす幾つかの通常のタグの１つか
、またはタグＯ、タグ１の対の１つかどうかが決定され
る。若し、タグが命令を表わすなら、タグデコードロジ
ック８０は、その命令を線８３を介して命令バッファ１
５にロードすることを、ａ８１により命令にバッファ１
５に知らせる。他方、前記タグがタグＯまたはタグ１の
場合は、タグデコードロジック８０は第６図に示した手
順を実行し゛、タグがタグＯかまたはタグ１のどちらを
表わすかを決定する。最初に、ステップ８５で、タグが
タグ０レジスタを表わすかどうかを決定する。若しタグ
０を表わすなら、ステップ８６で、更にタグ０が取消さ
れているかどうかを決定する。タグは関゛連レジスタが
重ね書きされている場合は取消されているので、そのタ
グに関連したロードはもはや有効ではない。よって、若
し、タグが取消されていないなら、ステップ８７で、レ
ジスタアレイ１８の、タグ０レジスタで指示されたレジ
スタにデータがロードされる。すなわち、タグデコード
ロジック８０から線８２（第１図）を介してタグロジッ
ク４２へ信号が送られ、第２図のタグ制御ロジック７０
によりタグ０レジスタ４３の内容が線７２を介してマル
チプレクサ７１に送られ、タグ。

レジスタに書込まれている適切な宛先レジスタのアドレ
スが線７４がらレジスタアレイ１８に供給１される。同
様に、タグ０レジスタのフォーマットデータが線７５、
マルチプレクサ７７および線、１′、（、号８を介してフォーマツタ２５に送られ必要なフォーマッ
ト制御を行なう。第６図のステップ８７の動作の後、ま
たはステップ８６でタグＯが取消されていると決定され
た場合は、ステップ８８で、タグＯレジスタは使用可能
な状態にセットされる。

ステップ８５で、主記憶装置１２からのデータに関連し
たタグがタグ０ではないと決定された場合、ステップ９
０で、前記タグがタグ１であるかどうかを決定する。ス
テップ９１．９２および９３は、タグ０をタグ１に置換
える以外は、ステップ８６．８７および８８と同じ動作
を実行する。

次に、第４図と第２図により、レジスタ間転送ならびに
主記憶装置およびＩ／Ｏ装置へ（から）の転送を含むす
べての命令の比較ロジックにより実行される比較機能に
ついて説明する。最初に、第４図のステップ１００で、
どちらの起点レジスタがタグ０レジスタに等しいかどう
かを決定する。

一致した場合は、タグ０で指示されたレジスタの内容に
データの従属状態があることを表わし、ステップ１０１
で、システムは待機状態に入る。この比較動作は第２図
の比較器５２および５３で行なわれる。比較器５２また
は５３における比較により線１０２または１０３に生じ
た出力は、ＯＲゲート１０４に送られ、ＯＲゲート１０
４のホールドオフ出力は線１０５を介して制御ロジック
１７に供給され、システムを待機状態にする。

若し、ステップ１００で、どの起点レジスタもタグ０レ
ジスタに等しくないなら、ステップ１０６で、前述の手
順がタグルジスタ４４（第２図）に関し、比較器５５お
よび５６を用いて反復される。

ステップ１０６の比較が一致する場合は、ステップ１０
７で、タグルジスタで指示されたレジスタの内容が最終
的に主記憶装置からの転送によりロードされるまで待機
すなわちホールドオフが生じる。

第２図で、第４図の手順に関して説明したように、一定
の命令で起点レジスタを比較する外に、線４７を介して
送られた命令の宛先レジスタも。

比較器５４および５７によりタグＯレジスタ４３゜およ
びタグルジスタ４４とそれぞれ比較され、タグＯレジス
タを取消す出力を制御ロジック１７への線１０９に生じ
るか、またはタグルジスタを取消す出力を制御ロジック
１７への線１１０に生じる。この手順は第５図の流れ図
に示す。第５図と第２図に関連して示された取消し手順
は、次のコマンドが前のコマンドにかかわる転送が終了
する前に、前のコマンドによって指示された宛先レジス
タにデータを転送する状態もカバーする。

この場合、前のコマンドで割当てられた宛先は取消され
るので、事実上、前のコマンドは取消される。

〔発明の効果〕

本発明の装置により、外部装置、例えば主記憶装置へ（
から）のデータ転送と、ＣＰＵ内のレジスタ間データ転
送をオーバラップして実行できる。

【図面の簡単な説明】

第１図は本発明にかかわるＣＰＵ装置の概要論う環ブロ
ック図、第２図は第１図のタグロジックの詳細を示す論
理ブロック図、第３図は本発明にかかわるロード命令の
タグ動作の流れ図、第４図は本発明にかかわるホールド
オフ比較動作の流れ図、第５図は本発明の宛先比較動作
の流れ図、第６図は本発明のタグ転送動作の流れ図、第
７図はレジスタ間転送命令の形式図、第８図は主記憶転
送命令の形式図である。１０・・・・ＣＰＵ、１１・・・・Ｉ／Ｏバス、１２・
・・・主記憶装置、１３・・・・記憶コントローラ、１
４・・・・Ｉ／Ｏパスコン１〜ローラ、１５・・・・命
令バッファ、１Ｇ・・・・命令マルチレクサ、Ｉ７・・
・・制御ロジック、１８・・・・レジスタアレイ、２１
・・・・ＡＬ’Ｕ／シフタ、２２・・・・レジスタ、２
３．２４・・・・バス、２５・・・・フォーマツタ、２
６・・・・ＡＬＵ出力レジスタ、２７・・・・バス、２
８・・・・クロツタ、２９・・・・クロック線、３２・
・・・制御レジスタ、３５・・・・六入力レジスタ、＋
３６・・・・Ｂ入力レジスタ、４２・・・・タグロジッ
ク、４３・・・・タグＯレジスタ、４４・・・・タグル
ジスタ、５２〜５７・・・・比較器、７０・・・・タグ
制御ロジック、７１，７７・・・・マルチプレクサ。揃始終了第４図本−ルトオフ比較勧イ〜の流れ図殉始奪ト了第５図砲先比較動作の流れ図内珀中トエｙ−ｓ第６図レジスタＩｔ１七埴題空冷の形式２第７図主記憶転送命命の形氏図第８図

Claims

【特許請求の範囲】ＣＰＵと、前記ＣＰＵからデータを要求し又は前記ＣＰ
Ｕヘデータを供給する少くとも１つの外部装置と、前記
ＣＰＵおよび前記外部装置の間で前記データを転送する
Ｉ／Ｏバスとを含むデータ処理システムにおいて、同期されたＣＰＵサイクルタイムの間に前記バスを介し
て前記ＣＰＵと前記外部装置との間の両方向データ転送
を行なう装置と、複数のレジスタを含むローカル記憶装置と、前記ローカ
ル記憶装置内のレジスタ間データ転送を行なう装置と、前記レジスタ間データ転送を、前記ＣＰＵと前記外部装
置との間の前記両方向データ転送に一致するサイクルタ
イムの間に実行するように制御する制御装置とを含むことを特徴とするデータ処理システム。