JPS6039255A - ウオツチドグタイマのリセツト回路 - Google Patents
ウオツチドグタイマのリセツト回路Info
- Publication number
- JPS6039255A JPS6039255A JP58147598A JP14759883A JPS6039255A JP S6039255 A JPS6039255 A JP S6039255A JP 58147598 A JP58147598 A JP 58147598A JP 14759883 A JP14759883 A JP 14759883A JP S6039255 A JPS6039255 A JP S6039255A
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- JP
- Japan
- Prior art keywords
- reset
- watchdog timer
- register
- signal
- cpu8
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は削算機のシステム監視装置に関ｔ７、特にウ
オッチドグタイマ（ｗａｔｃｈ −−ｄｏｇ ｔｉｍｅ
ｒ ）のリセット回路に関するものであるっ 〔従来技術〕 Ｈ４算機におけるプログラムの暴走、無限ループなどに
よるシステム制御機能の喪失等を防止するためにウオッ
チドグタイマを備えることは従来よく知られているので
、その一般的な説明は省略するが、第１図はウオッチド
グタイマをリセットするだめの従来の回路を示すブロッ
ク図で、図において山はウオッチドグタイマ、＋２１Ｕ
ウオツチドグタイマ（１）のオーバフロー信号、（３）
はウオッチドグタイマ（１１金リセツトするためのリセ
ット指示信号である。リセット指示信号（３１はプログ
ラムｆＩｆｌｌσ１ｊにより発生され中央処理装置（以
下ＣＰＵと略記する。
オッチドグタイマ（ｗａｔｃｈ −−ｄｏｇ ｔｉｍｅ
ｒ ）のリセット回路に関するものであるっ 〔従来技術〕 Ｈ４算機におけるプログラムの暴走、無限ループなどに
よるシステム制御機能の喪失等を防止するためにウオッ
チドグタイマを備えることは従来よく知られているので
、その一般的な説明は省略するが、第１図はウオッチド
グタイマをリセットするだめの従来の回路を示すブロッ
ク図で、図において山はウオッチドグタイマ、＋２１Ｕ
ウオツチドグタイマ（１）のオーバフロー信号、（３）
はウオッチドグタイマ（１１金リセツトするためのリセ
ット指示信号である。リセット指示信号（３１はプログ
ラムｆＩｆｌｌσ１ｊにより発生され中央処理装置（以
下ＣＰＵと略記する。
第１図には図示せず）から馬えられる。（４）は遅延回
路などによって作られたパルス幅拡大ｇ＝、＋５＋はパ
ルス幅拡大器（４１の出力であるリセット訂町信号、（
６）ハアンド回路、ｔ７１：アンド回路（６１の出力で
あるウオッチドグタイマリセットパルスである。
路などによって作られたパルス幅拡大ｇ＝、＋５＋はパ
ルス幅拡大器（４１の出力であるリセット訂町信号、（
６）ハアンド回路、ｔ７１：アンド回路（６１の出力で
あるウオッチドグタイマリセットパルスである。
第２図は第１図の各信号を示す動作タイム図で、第２図
（ａ） 、 （ｂ） 、 （ｃｌ ’ｒｉそれぞれ第１
図の信号＋３１ 、 ｔ５１ 。
（ａ） 、 （ｂ） 、 （ｃｌ ’ｒｉそれぞれ第１
図の信号＋３１ 、 ｔ５１ 。
（７）を示す、パルス幅拡大器（４１は、第２図に示す
ように入力パルスの立下り点から時間Ｔ（’ｌ：任意に
設定することができる）の間論理Ｉｌｊ、！：なる信号
（５１合出力する。したがって、ＣＰＵにおけるプログ
ラムｔａ制御によって、時間゛ｒ以内に連続して２１Ｄ
Ｉリセツト指示１ぎ号（３）全出力するようにしておけ
ば、２回目のリセット指示信号がアンド回路（６）を通
過してウオッチドグタイマリセットパルス（７）となる
。
ように入力パルスの立下り点から時間Ｔ（’ｌ：任意に
設定することができる）の間論理Ｉｌｊ、！：なる信号
（５１合出力する。したがって、ＣＰＵにおけるプログ
ラムｔａ制御によって、時間゛ｒ以内に連続して２１Ｄ
Ｉリセツト指示１ぎ号（３）全出力するようにしておけ
ば、２回目のリセット指示信号がアンド回路（６）を通
過してウオッチドグタイマリセットパルス（７）となる
。
これにズ１し、リセット指示信号（３）が１時間内に１
回しか出力されぬ場合はウオッチドグタイマリセットパ
ルス（７）は出力されない。したがって、不正命令検知
機能を持たない割算機システムなどで、プログラムの暴
走によりデータ領域をプログラム命令であるとして実行
してし１い、たまた１ウオツチドグタイマ（１１をリセ
ットする命令と同一のパターンのデータを命令と誤認し
て実行したような場合にも、その結果としてはリセット
指示信号（３１れないので、誤ってウオッチドグタイマ
（１）をリセットすることはない、 しかし、第１図に示す従来の回路においても、雑音の多
い環境下では、リセット指示信号（３）の線路上に、１
時間内に連続して２回ａ（Ｉ音パルスが誘起される場合
があり、この場合には雑音によって誤って、ウオッチド
グタイマ（１）がリセットされることになる。また、ハ
ードウェアの故障や雑音によってリセット指示信号（３
）が多発した場合も、正規に発生したリセット指示信号
＋３１と区ｌＪＪ］Ｉすることができず、ウオッチドグ
タイマ（１１ヲ誤ってリセットさせることがある。
回しか出力されぬ場合はウオッチドグタイマリセットパ
ルス（７）は出力されない。したがって、不正命令検知
機能を持たない割算機システムなどで、プログラムの暴
走によりデータ領域をプログラム命令であるとして実行
してし１い、たまた１ウオツチドグタイマ（１１をリセ
ットする命令と同一のパターンのデータを命令と誤認し
て実行したような場合にも、その結果としてはリセット
指示信号（３１れないので、誤ってウオッチドグタイマ
（１）をリセットすることはない、 しかし、第１図に示す従来の回路においても、雑音の多
い環境下では、リセット指示信号（３）の線路上に、１
時間内に連続して２回ａ（Ｉ音パルスが誘起される場合
があり、この場合には雑音によって誤って、ウオッチド
グタイマ（１）がリセットされることになる。また、ハ
ードウェアの故障や雑音によってリセット指示信号（３
）が多発した場合も、正規に発生したリセット指示信号
＋３１と区ｌＪＪ］Ｉすることができず、ウオッチドグ
タイマ（１１ヲ誤ってリセットさせることがある。
この発明は上記のような従来のものの欠点全除去するた
めにな恣れたものて゛、この発明で−、ロックレジスタ
及びキーレジスタと称する２個のレジスタを設け、ウオ
ッチドグタイマをリセットする場合は、その直前にロッ
クレジスタに格納されている符号と同一符号をキーレジ
スタに書込み、両しンスクの同各が一致している間に出
力されたリセット指示信号だけをウオッチドグタイマリ
セットパルスとし、このリセットが行われた後はロック
レジスタの記憶する符号を変化するもので４うり、これ
によってハードウェアの故障や雑音によるリセット指示
信号の多発などでウオッチドグタイマが誤ってリセット
されるのを防止することができるのである。
めにな恣れたものて゛、この発明で−、ロックレジスタ
及びキーレジスタと称する２個のレジスタを設け、ウオ
ッチドグタイマをリセットする場合は、その直前にロッ
クレジスタに格納されている符号と同一符号をキーレジ
スタに書込み、両しンスクの同各が一致している間に出
力されたリセット指示信号だけをウオッチドグタイマリ
セットパルスとし、このリセットが行われた後はロック
レジスタの記憶する符号を変化するもので４うり、これ
によってハードウェアの故障や雑音によるリセット指示
信号の多発などでウオッチドグタイマが誤ってリセット
されるのを防止することができるのである。
以下このツ１１明の実施例を図面について説明する。
第３図はこの発明の一実施例を示すブロック図で、第１
図と同−杓号（よ同−又は相当部分を承し、：８）に、
ＣＰＵ、（９）θ比較器、１１０１はキーレジスタ、
橿）はロックレジスタ、θ→はデータ線、（１０１）は
キーレジスタセットパルス、（１１１）Ｈロックレジス
タセットパルス、（１０２） ｉ、キーレジスタデータ
線、（１１２）はロックレ７スタデータ線であろう第４
図は第３図の各１６号を示す動作タイム図で、同図（ａ
ｌはキーレジスタセットパルス、同図（ｂ）はキーレジ
スタ（１０）に記１．ホされるイ１（号、同図（ｃｌは
ロソクレジスクセツトバル、Ｘ （１１１） 、 同１
ｉ９Ｊ （ｃｌ）はロックレジスタ旧）ニ記憶される信
号、同図（ｅ） Ｎ： ’Ｊ上セツト可信号（５）、同
図１ｆ）はリセット指示信号（３）、同図（ｇ）はウオ
ッチドグタイマリセットパルス（７）であるっ第５図は
第３図の回路におい−Ｃ、ＣＰＵ ｔ８１内で実行され
るプログラムステップを示すフロー図であり、（５１）
〜（５６）は各ステップを示す。第５図に示すフロー図
においては、初期化のステップで、ステップ（５４）、
（５５）、（５６）の最初のステップが実行され任意の
キーデータ湘が主記憶装置（図示せず）のアドレスＸ番
地の位置に格納され、かつ同一データがロックレジスタ
旧）に川辺まれる。このデータＫＤは２値化号から構成
される符号であるが、これを２進数と見做し任意の数値
と考えることもできる。第５図かられかるように、ステ
ップ（５３）でウオッチドグタイマリセット命令を実行
するごとにステップ（５４）、（５５）、（５６） が
実行され、主ｉ１シ憶装置のＸ番地のデータとロックレ
ジスタ（１，＋１内のデータとが変化しでゆくのである
が、第４図の動作タイム図の左端の時点におい−ＣＸ番
地のデータとロックレジスタ旧）のデータが共に符号１
！３”でアリ、キーレジスタ（１０）のデータが符号”
Ａ″であったとし、この時点から第５図のステップが
開始でれるとするっ ステップ（５１）で主記憶装置のＸ番地からキーデータ
ＫＬ） （Ｋｌ） ＝” Ｂ″）を読出し、ステップ（
５２）でキーレジスタセットパルス（１０１） （第４
図（ａ） ）を出力してデータ″１３″をキーレジス
タ（１（すにセットするっ （第４図（ｂ））。比較器
＋９１の両人力は合致するので、第４図（ｅ）に示すよ
うにリセット旧−可信号（５１目論理「１」となる。次
にＣＰＬＩ ｊ８１はステップ（５３） ｋ実行し、リ
セット指示信号（３；が出力されると（第４図（ｆ）
） 、アンド回路（６）の出力とじてウオッチドグタイ
マリセットパルス（７）が１４＃られるっ（第４図（ｇ
））。このようにしてリセットヲ済せた後にステップ（
５４）、（５５）、（５６） を実行し、ロックレジス
タ（１１）の内容を符号′″Ｃ”にしておく。（第４図
ｉｃｌ 、 （ｄｉ ）。ロックレジスタ旧）の内容が
符号“Ｃ”となりキーレジスタ（ｌＯ）の内容が符号１
Ｂ″の１まである間は比較器（９）の出力（第４図（ｅ
））は論理「０」となり、この状態では誤ってリセット
指示信号（３）が出力されても、ウオッチドグタイマリ
セットパルス（７）ハ生成されず、誤ったリセットは防
止される。
図と同−杓号（よ同−又は相当部分を承し、：８）に、
ＣＰＵ、（９）θ比較器、１１０１はキーレジスタ、
橿）はロックレジスタ、θ→はデータ線、（１０１）は
キーレジスタセットパルス、（１１１）Ｈロックレジス
タセットパルス、（１０２） ｉ、キーレジスタデータ
線、（１１２）はロックレ７スタデータ線であろう第４
図は第３図の各１６号を示す動作タイム図で、同図（ａ
ｌはキーレジスタセットパルス、同図（ｂ）はキーレジ
スタ（１０）に記１．ホされるイ１（号、同図（ｃｌは
ロソクレジスクセツトバル、Ｘ （１１１） 、 同１
ｉ９Ｊ （ｃｌ）はロックレジスタ旧）ニ記憶される信
号、同図（ｅ） Ｎ： ’Ｊ上セツト可信号（５）、同
図１ｆ）はリセット指示信号（３）、同図（ｇ）はウオ
ッチドグタイマリセットパルス（７）であるっ第５図は
第３図の回路におい−Ｃ、ＣＰＵ ｔ８１内で実行され
るプログラムステップを示すフロー図であり、（５１）
〜（５６）は各ステップを示す。第５図に示すフロー図
においては、初期化のステップで、ステップ（５４）、
（５５）、（５６）の最初のステップが実行され任意の
キーデータ湘が主記憶装置（図示せず）のアドレスＸ番
地の位置に格納され、かつ同一データがロックレジスタ
旧）に川辺まれる。このデータＫＤは２値化号から構成
される符号であるが、これを２進数と見做し任意の数値
と考えることもできる。第５図かられかるように、ステ
ップ（５３）でウオッチドグタイマリセット命令を実行
するごとにステップ（５４）、（５５）、（５６） が
実行され、主ｉ１シ憶装置のＸ番地のデータとロックレ
ジスタ（１，＋１内のデータとが変化しでゆくのである
が、第４図の動作タイム図の左端の時点におい−ＣＸ番
地のデータとロックレジスタ旧）のデータが共に符号１
！３”でアリ、キーレジスタ（１０）のデータが符号”
Ａ″であったとし、この時点から第５図のステップが
開始でれるとするっ ステップ（５１）で主記憶装置のＸ番地からキーデータ
ＫＬ） （Ｋｌ） ＝” Ｂ″）を読出し、ステップ（
５２）でキーレジスタセットパルス（１０１） （第４
図（ａ） ）を出力してデータ″１３″をキーレジス
タ（１（すにセットするっ （第４図（ｂ））。比較器
＋９１の両人力は合致するので、第４図（ｅ）に示すよ
うにリセット旧−可信号（５１目論理「１」となる。次
にＣＰＬＩ ｊ８１はステップ（５３） ｋ実行し、リ
セット指示信号（３；が出力されると（第４図（ｆ）
） 、アンド回路（６）の出力とじてウオッチドグタイ
マリセットパルス（７）が１４＃られるっ（第４図（ｇ
））。このようにしてリセットヲ済せた後にステップ（
５４）、（５５）、（５６） を実行し、ロックレジス
タ（１１）の内容を符号′″Ｃ”にしておく。（第４図
ｉｃｌ 、 （ｄｉ ）。ロックレジスタ旧）の内容が
符号“Ｃ”となりキーレジスタ（ｌＯ）の内容が符号１
Ｂ″の１まである間は比較器（９）の出力（第４図（ｅ
））は論理「０」となり、この状態では誤ってリセット
指示信号（３）が出力されても、ウオッチドグタイマリ
セットパルス（７）ハ生成されず、誤ったリセットは防
止される。
なお、上記実施例では、ステップ（５４）においてＫｌ
）＝ＫＤ＋Ｈによって新に生成したキーデータを主記憶
装置に格納し、次回のステップ（５２）でこれをキーレ
ジスタ１１０１にセットしているが、キーレジスタ化の
内容’ｅ ＣＰＵ ＋８＋で読取れるようにし、第５図
のステップ（５１）、（５２）に相当するステップでキ
ーレジスタ１１０１の内容に加！４− ｋ行ってロック
レジスタ旧】の内容と同一のものにすることもできる。
）＝ＫＤ＋Ｈによって新に生成したキーデータを主記憶
装置に格納し、次回のステップ（５２）でこれをキーレ
ジスタ１１０１にセットしているが、キーレジスタ化の
内容’ｅ ＣＰＵ ＋８＋で読取れるようにし、第５図
のステップ（５１）、（５２）に相当するステップでキ
ーレジスタ１１０１の内容に加！４− ｋ行ってロック
レジスタ旧】の内容と同一のものにすることもできる。
このようにすれば、特に主記憶装置への書込み読出しを
行わなくても同様の効果をイ勾ることができる。
行わなくても同様の効果をイ勾ることができる。
以上のようにこの発明によれば、２つのレジスタの内容
比較によってりセット許可信号（５）全生成するように
したので、単にプログラム暴走による誤ったリセットに
防止できるだけでなく、雑昔やハードウェア故障などに
よるリセット指示信号＋３１の多発による誤ったリセッ
トをも防止することができ、正しいプログラムステップ
により生成されたリセット指示信号（３）だけが有効と
なるので、システムの信頼性を向上することができる。
比較によってりセット許可信号（５）全生成するように
したので、単にプログラム暴走による誤ったリセットに
防止できるだけでなく、雑昔やハードウェア故障などに
よるリセット指示信号＋３１の多発による誤ったリセッ
トをも防止することができ、正しいプログラムステップ
により生成されたリセット指示信号（３）だけが有効と
なるので、システムの信頼性を向上することができる。
第１図は従来の回路を示すブロック図、第２図は第１図
の各信号を示す動作タイム図、第３図はこの発明の一実
施例を示すブロック図、第４図は第３図の各信号ケ示す
動作タイム図、第５図は第３図のＣＰＵ内においで実行
されるプログラムステノブを示すフロー図である。 （１） ウオッチドグタイマ、（２）・・・ウオッチド
グタイマオーバフロー信号、（３１・・リセット指示信
号、（５）・・リセット許可信号、（６）・・・アンド
回路、（７）・ウオッチドグタイマリセットパルス、（
８）・・ＣＰＵ 。 （１］）・・・比較器、ＩＩＦｌｌ・・キーレジスタ、
旧）・・・ロックレジスタっ 尚、各図中間−＜Ｃｒ ＋５＋１；１同−又は相当部分
を示す。 代理人 大 岩 増 Ｊ４１゜ 第１図 「 第２図 で （Ｃ） ８ 第４図
の各信号を示す動作タイム図、第３図はこの発明の一実
施例を示すブロック図、第４図は第３図の各信号ケ示す
動作タイム図、第５図は第３図のＣＰＵ内においで実行
されるプログラムステノブを示すフロー図である。 （１） ウオッチドグタイマ、（２）・・・ウオッチド
グタイマオーバフロー信号、（３１・・リセット指示信
号、（５）・・リセット許可信号、（６）・・・アンド
回路、（７）・ウオッチドグタイマリセットパルス、（
８）・・ＣＰＵ 。 （１］）・・・比較器、ＩＩＦｌｌ・・キーレジスタ、
旧）・・・ロックレジスタっ 尚、各図中間−＜Ｃｒ ＋５＋１；１同−又は相当部分
を示す。 代理人 大 岩 増 Ｊ４１゜ 第１図 「 第２図 で （Ｃ） ８ 第４図
Claims (1)
- ＣＰＵにおいて作成された符号があらかじめ設定される
ロックレジスタと、上記ＣＰＵからウオッチドグタイマ
に対しリセットパルスを発する前に上記ロックレジスタ
に設定されている符号と同一符号が上記ＣＰＵによって
設定されるキーレジスタと、このキーレジスタの内容上
上記ロックレジスタの内容と全比較し、一致した場合論
理「ＪＪの信号を出力する比較器と、この比較器の出力
と上記ＣＰＵから出力するリセット指示信号との論理積
をウオッチドグタイマのリセットパルスとして人力する
アンド回路と、」二記ウオッチドグタイマをリセット（
７た後上記ＣＰＵから新しい符号全上記ロックレジスタ
に設定する手段と全備えたウオッチドグタイマのリセッ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147598A JPS6039255A (ja) | 1983-08-12 | 1983-08-12 | ウオツチドグタイマのリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147598A JPS6039255A (ja) | 1983-08-12 | 1983-08-12 | ウオツチドグタイマのリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039255A true JPS6039255A (ja) | 1985-03-01 |
Family
ID=15433959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147598A Pending JPS6039255A (ja) | 1983-08-12 | 1983-08-12 | ウオツチドグタイマのリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039255A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123139A (ja) * | 1986-11-03 | 1988-05-26 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
| JPS63133238A (ja) * | 1986-11-03 | 1988-06-06 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
| JPH0222742A (ja) * | 1988-03-29 | 1990-01-25 | Advanced Micro Devicds Inc | 信頼性あるウォッチドッグタイマ |
| DE4028317B4 (de) * | 1990-09-06 | 2004-12-02 | Siemens Ag | Einem Busarbitrationsverfahren nachgeschaltetes Verfahren zur dezentralen Überwachung des Zugriffs auf gemeinsam nutzbare Komponenten eines Multimikrocomputersystems |
| GB2503459A (en) * | 2012-06-26 | 2014-01-01 | Nordic Semiconductor Asa | Multiple hardware registers for watchdog timer preventing erroneous microprocessor system reset |
-
1983
- 1983-08-12 JP JP58147598A patent/JPS6039255A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123139A (ja) * | 1986-11-03 | 1988-05-26 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
| JPS63133238A (ja) * | 1986-11-03 | 1988-06-06 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
| JPH0222742A (ja) * | 1988-03-29 | 1990-01-25 | Advanced Micro Devicds Inc | 信頼性あるウォッチドッグタイマ |
| DE4028317B4 (de) * | 1990-09-06 | 2004-12-02 | Siemens Ag | Einem Busarbitrationsverfahren nachgeschaltetes Verfahren zur dezentralen Überwachung des Zugriffs auf gemeinsam nutzbare Komponenten eines Multimikrocomputersystems |
| GB2503459A (en) * | 2012-06-26 | 2014-01-01 | Nordic Semiconductor Asa | Multiple hardware registers for watchdog timer preventing erroneous microprocessor system reset |
| WO2014001758A1 (en) * | 2012-06-26 | 2014-01-03 | Nordic Semiconductor Asa | Control of microprocessors |
| JP2015525915A (ja) * | 2012-06-26 | 2015-09-07 | ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ | マイクロプロセッサの制御 |
| CN104487950B (zh) * | 2012-06-26 | 2018-06-15 | 北欧半导体公司 | 微处理器的控制 |
| US10191793B2 (en) | 2012-06-26 | 2019-01-29 | Nordic Semiconductor Asa | Microprocessor device with reset timer |
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