JPH05265864A - メモリ管理回路及びメモリ管理回路付きのプロセッサユニット - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、メモリ管理回路及びこのメモリ管
理回路付きのプロセッサユニットに関し、ＡＰＬプログ
ラムの異常によるＯＳ利用領域のデータ破壊を防ぐため
のメモリ管理機能を有し汎用プロセッサの外部回路とし
て機能するメモリ管理回路及びこのメモリ管理回路付き
のプロセッサユニットを提供することを目的とする。 【構成】 メモリ管理回路２２を、コマンドフェッチア
ドレスがＯＳプログラム領域であるのかＡＰＬプログラ
ム領域であるのかを判定する第１比較器２４と、第１比
較器２４の判定結果を保持するラッチ２５と、プロセッ
サより出力されるメモリ書き込みアドレスがＯＳシステ
ム利用領域であるのかＡＰＬ利用領域であるのかを判定
する第２比較器２７と、ＡＰＬプログラムよりＯＳ利用
領域に対する誤書き込みを検出するアンドゲート２８と
で構成し、更にこのメモリ管理回路２２をプロセッサ２
０の外部にそなえるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ管理回路及びこ
のメモリ管理回路付きのプロセッサユニットに関する。
近年、ソフトウェアの高度化に伴い、メモリ管理機能の
搭載等、マイクロプロセッサの高機能化が求められてい
る。汎用マイクロプロセッサはメモリ管理機能を有して
いないが、制御コンピュータでは信頼性が特に重要視さ
れており、メモリ管理機能の必要性は非常に高い。

【０００２】

【従来の技術】図８は従来のプロセッサユニットを示す
ブロック図であり、この図８において、８１は汎用プロ
セッサであり、この汎用プロセッサ８１は、プログラム
格納領域を有するメモリ（ＲＯＭ）８２及び記憶領域を
有するメモリ（ＲＡＭ）８３と、相互にアドレスバス及
びデータバスを介して接続されている。

【０００３】また図９に従来のメモリの構成を示す。メ
モリはプログラム格納領域を持つＲＯＭ８２と記憶領域
を持つＲＡＭ８３とに大別されるが、プログラム格納領
域を持つＲＯＭ８２には、オペレーティングシステム
（以下オペレーティングシステムをＯＳと略すことがあ
る）プログラム格納領域及びアプリケーション（以下ア
プリケーションをＡＰＬと略すことがある）プログラム
格納領域が分割配置されており、これらによって利用さ
れる記憶領域を持つＲＡＭ８３もＡＰＬ利用領域、ＯＳ
利用領域に分割されている。このうち、ＯＳ利用領域は
アプリケーションプログラムの状態及びハードウェアの
状態が記憶されており、プログラム格納領域のアプリケ
ーションプログラムからのアクセスは禁止されている。

【０００４】このような構成により、ソフトウェアを構
成するオペレーティングシステムプログラムとアプリケ
ーションプログラムのうちオペレーティングシステムプ
ログラムによりハードウェアを一括管理することによ
り、アプリケーションプログラムの開発が容易になって
いる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のプロセッサユニットでは、汎用プロセッサが
ＯＳ利用領域を保護するメモリ管理機能を持たないた
め、アプリケーションプログラムの異常動作によるＯＳ
利用領域のデータ破壊の可能性があった。本発明は、こ
のような課題に鑑み創案されたもので、アプリケーショ
ンプログラムの異常によるＯＳ利用領域のデータ破壊を
防ぐためのメモリ管理機能を有し汎用プロセッサの外部
回路として機能するメモリ管理回路を提供することを目
的とし、更にはこのメモリ管理回路を汎用プロセッサに
外部回路として追加してメモリ管理機能を付加すること
により、アプリケーションプログラムの異常によるＯＳ
利用領域のデータ破壊を防いで、システムの信頼性を高
めることができるようにした、メモリ管理回路付きのプ
ロセッサユニットをも提供することを目的とする。

【０００６】

【課題を解決するための手段】図１は第１の発明の原理
ブロック図で、この図１において、１は第１アドレス設
定部であり、この第１アドレス設定部１は、メモリにお
けるプログラム格納領域内のオペレーティングシステム
プログラム領域とアプリケーションプログラム領域との
境界アドレスを設定するものである。

【０００７】２は第１比較器であり、この第１比較器２
は、プロセッサより出力されるコマンドフェッチアドレ
スと第１アドレス設定部１からの境界アドレスとを比較
して、プロセッサより出力されるコマンドフェッチアド
レスがオペレーティングシステムプログラム領域である
のかアプリケーションプログラム領域であるのかを判定
するものである。

【０００８】３はラッチであり、このラッチ３は、第１
比較器２の判定結果を保持するものである。４は第２ア
ドレス設定部であり、この第２アドレス設定部４は、メ
モリにおける記憶領域内のオペレーティングシステム利
用領域とアプリケーション利用領域との境界アドレスを
設定するものである。

【０００９】５は第２比較器であり、この第２比較器５
は、プロセッサより出力されるメモリ書き込みアドレス
と第２アドレス設定部４からの境界アドレスとを比較し
てプロセッサより出力されるメモリ書き込みアドレスが
オペレーティングシステム利用領域であるのかアプリケ
ーションシステム利用領域であるのかを判定するもので
ある。

【００１０】６はアンドゲートであり、このアンドゲー
ト６は、第２比較器５からの出力とラッチ３の出力との
論理積演算を施してアプリケーションプログラムよりオ
ペレーティングシステム利用領域に対する誤書き込みを
検出するものである。なお、第１比較器２，ラッチ３，
第２比較器５，アンドゲート６によりメモリ管理回路７
を構成している。

【００１１】図２は第２の発明の原理ブロック図であ
り、この図２において、２０はプロセッサである。ま
た、２１はメモリであり、このメモリ２１は、プログラ
ム格納領域と記憶領域とから成り、プロセッサ２０とア
ドレスバスおよびデータバスを介して相互に接続されて
いる。２２はメモリ管理回路であり、このメモリ管理回
路２２は、プロセッサ２０の外部に設けられ、アプリケ
ーションプログラムよりオペレーティングシステム利用
領域に対する書き込みが発生したことを検知するもの
で、以下に述べる第１比較器２４，ラッチ２５，第２比
較器２７，アンドゲート２８を備えて構成されている
が、更にこのメモリ管理回路２２には、第１アドレス設
定部２３，第２アドレス設定部２６が付設されている。

【００１２】第１アドレス設定部２３は、メモリ２１に
おけるプログラム格納領域内のオペレーティングシステ
ムプログラム領域とアプリケーションプログラム領域と
の境界アドレスを設定するものである。第１比較器２４
は、プロセッサ２０より出力されるコマンドフェッチア
ドレスと、第１アドレス設定部２３からの境界アドレス
とを比較して、プロセッサ２０より出力されるコマンド
フェッチアドレスがオペレーティングシステムプログラ
ム領域であるのかアプリケーションプログラム領域であ
るのかを判定するものである。

【００１３】ラッチ２５は、第１比較器２４の判定結果
を保持するものである。第２アドレス設定部２６は、メ
モリ２１における記憶領域内のオペレーティングシステ
ム利用領域とアプリケーション利用領域との境界アドレ
スを設定するものである。第２比較器２７は、プロセッ
サ２０より出力されるメモリ書き込みアドレスと第２ア
ドレス設定部２６からの境界アドレスとを比較して、プ
ロセッサ２０より出力されるメモリ書き込みアドレスが
オペレーティングシステム利用領域であるのかアプリケ
ーション利用領域であるのかを判定するものである。

【００１４】アンドゲート２８は、第２比較器２７から
の出力とラッチ２５の出力との論理積演算を施して、ア
プリケーションプログラムよりオペレーティングシステ
ム利用領域に対する誤書き込みを検出するものである。
さらにまた、メモリ管理回路２２の出力とプロセッサ２
０からの書き込み信号とを受けてメモリ管理回路２２で
アプリケーションプログラムよりメモリ２１におけるプ
ログラム格納領域内のオペレーティングシステム利用領
域に対する書き込みが発生したとが検出されると、これ
を禁止するゲート回路２９が設けられている。

【００１５】

【作用】上述の第１の発明のメモリ管理回路では、図１
に示すように、第１比較器２が、第１アドレス設定部１
からの境界アドレスと、プロセッサより出力されるコマ
ンドフェッチアドレスとを比較して、プロセッサより出
力されるコマンドフェッチアドレスがオペレーティング
システムプログラム領域であるのかアプリケーションプ
ログラム領域であるのかを判定し、ラッチ３で第１比較
器２の判定結果を保持する。

【００１６】一方、第２比較器５は、第２アドレス設定
部４からの境界アドレスと、プロセッサより出力される
メモリ書き込みアドレスとを比較して、プロセッサより
出力されるメモリ書き込みアドレスがオペレーティング
システム利用領域であるのかアプリケーション利用領域
であるのかを判定する。そして、アンドゲート６は、第
２比較器５からの出力とラッチ３の出力との論理積演算
を施して、アプリケーションプログラムよりオペレーテ
ィングシステム利用領域に対する誤書き込みを検出す
る。

【００１７】上述の第２の発明のメモリ管理回路付きの
プロセッサユニットでは、図２に示すように、第１比較
器２４が、第１アドレス設定部２３からの境界アドレス
と、プロセッサ２０より出力されるコマンドフェッチア
ドレスとを比較して、プロセッサ２０より出力されるコ
マンドフェッチアドレスがオペレーティングシステムプ
ログラム領域であるのかアプリケーションプログラム領
域であるのかを判定し、ラッチ２５で第１比較器２４の
判定結果を保持する。

【００１８】一方、第２比較器２７は、第２アドレス設
定部２６からの境界アドレスと、プロセッサ２０より出
力されるメモリ書き込みアドレスとを比較して、プロセ
ッサ２０より出力されるメモリ書き込みアドレスがオペ
レーティングシステム利用領域であるのかアプリケーシ
ョン利用領域であるのかを判定する。アンドゲート２８
は第２比較器２７からの出力とラッチ２５の出力との論
理積演算を施して、アプリケーションプログラムよりオ
ペレーティングシステム利用領域に対する誤書き込みを
検出する。

【００１９】なお、ゲート回路２９が設けられている場
合は、ゲート回路２９はメモリ管理回路２２の出力とプ
ロセッサ２０からの書き込み信号とを受けて、メモリ管
理回路２２で、アプリケーションプログラムより記憶領
域内のオペレーティングシステム利用領域に対する書き
込みが発生したことが検出されると、これを禁止する。

【００２０】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図３は本発明の一実施例を示すブロック図で、こ
の図３において、３０はプロセッサである。３１はＲＯ
Ｍ、３２はＲＡＭであり、ＲＯＭ３１とＲＡＭ３２とで
メモリを構成しており、プロセッサ３０，ＲＯＭ３１，
ＲＡＭ３２は相互にアドレスバスおよびデータバスを介
して接続されている。

【００２１】なお、図５はメモリの構成を示しており、
図５に示されるように、ＲＯＭ３１は境界アドレスＡ_F
によって２分されて、ＯＳプログラム領域とＡＰＬプロ
グラム領域とから構成され、ＲＡＭ３２は境界アドレス
Ａ_W によって２分されて、ＡＰＬ利用領域とＯＳ利用領
域とから構成される。３３は第１アドレス設定部であ
り、この第１アドレス設定部３３は、ＲＯＭ３１のＯＳ
プログラム領域とＡＰＬプログラム領域との境界アドレ
スＡ_F を設定するものである。

【００２２】３４は第２アドレス設定部であり、この第
２アドレス設定部３４は、ＲＡＭ３２のＯＳ利用領域と
ＡＰＬ利用領域との境界アドレスＡ_W を設定するもので
ある。３５はメモリ管理回路であり、このメモリ管理回
路３５は、アプリケーションプログラムよりＯＳ利用領
域に対する書き込みが発生したことを検出するものであ
る。

【００２３】３６はゲート回路であり、このゲート回路
３６は、メモリ管理回路３５の出力とプロセッサ３０か
らの書き込み信号とを受けて、メモリ管理回路３５でア
プリケーションプログラムよりＲＡＭ３２のＯＳ利用領
域に対する書き込みが発生したことが検出されると、こ
れを禁止するものである。また、上述の回路３０〜３６
は図中に示す信号によって接続される。

【００２４】ここで、信号ＳＴＳは、プロセッサ３０の
メモリアクセス状態を示すもので、コマンドフェッチ状
態（ＯＳ／ＡＰＬプログラム取り込みの為のＲＯＭ３１
リード），ＲＡＭ３２のライト状態（ＯＳ利用領域／Ａ
ＰＬ利用領域への書き込み），〔ＲＡＭ３２リード状態
（ＯＳ利用領域／ＡＰＬ利用領域の読出）〕をとりう
る。

【００２５】信号ＭＭＩはアプリケーションプログラム
がＯＳ利用領域に対し不法書き込みを実行したことを示
すもので、信号ＭｅｍＲはプロセッサ３０のメモリ（Ｒ
ＯＭ３１／ＲＡＭ３２）リード要求を示すもので、信号
ＭｅｍＷはプロセッサ３０のメモリ（ＲＡＭ３２）ライ
ト要求を示すもので、信号Ａｄｓはプロセッサ３０メモ
リアクセスアドレスを示すもので、信号Ｄａｔａはプロ
セッサ３０メモリアクセス時のデータを示すもので、信
号ＭｗＥｎはプロセッサ３０メモリライト要求が正常で
有ることを示すもので、信号ＲａｍＷはＲＡＭ３２への
書き込み要求を示すものである。

【００２６】また、図４にメモリ管理回路３５のブロッ
ク図を示す。この図４において、符号３３〜３５は図３
と同様であるので、その説明は省略する。４１は第１比
較器であり、この第１比較器４１は、プロセッサ３０よ
り出力されるコマンドフェッチアドレスと第１アドレス
設定部３３からの境界アドレスＡ _F とを比較して、プロ
セッサ３０より出力されるコマンドフェッチアドレスが
ＲＯＭ３１のＯＳプログラム領域であるのかＡＰＬ領域
であるのかを判定するものである。

【００２７】４２はアンドゲートであり、このアンドゲ
ート４２は、信号ＳＴＳがコマンドフェッチ状態であれ
ば、第１比較器４１の出力を出力するものである。４３
はラッチであり、このラッチ４３は第１比較器４１の判
定結果を保持するものである。４４は第２比較器であ
り、この第２比較器４４は、プロセッサ３０より出力さ
れるメモリ書き込みアドレスと第２アドレス設定部３４
からの境界アドレスＡ_Wを比較して、プロセッサ３０よ
り出力されるメモリ書き込みアドレスがＲＡＭ３２のＯ
Ｓ利用領域であるのか、ＡＰＬ利用領域であるのかを判
定するものである。

【００２８】４５はアンドゲートであり、このアンドゲ
ート４５は、信号ＳＴＳがＲＡＭライト状態であれば、
第２比較器４４の出力を出力するものである。４６はア
ンドゲートであり、このアンドゲート４６は、アンドゲ
ート４４からの出力とラッチ４３の出力との論理積演算
を施してアプリケーションプログラムよりＯＳ利用領域
に対する誤書き込みを検出するものである。なお、４７
はノットゲートである。

【００２９】上述の構成により、以下のような動作を行
なう。図６（ａ）に示すようなアプリケーションプログ
ラムを本実施例にて実行したときのタイムチャート（図
７）を用いて説明する。なお、図６（ｂ）はＲＡＭ３２
内のデータを示している。プログラムの実行が開始され
ると、まず、アドレスＰ１がアドレスバスを通ってメモ
リ管理回路３５に伝えられる。アドレスＰ１はＲＯＭ３
１のＡＰＬプログラム領域内であるので、第１比較器４
１はＡＰＬプログラム領域内である旨を出力する。この
とき、信号ＳＴＳはコマンドフェッチ状態であるので、
アンドゲート４２は第１比較器４１の比較結果を出力し
（図４の符号ａ参照）、ラッチ４３には「ＡＰＬ実行状
態」が次回のコマンドフェッチが行なわれるまで記憶さ
れる（図４の符号ｂ参照）。

【００３０】続いて「Ｍｅｍ１ Ｒｅａｄ」が実行さ
れ、ＲＡＭ３２のアドレスＭｅｍ１に記憶されている。
データ「Ａ」が読み出される。このとき信号ＳＴＳはＲ
ＡＭリード状態となる。なお、アプリケーションプログ
ラムのアドレスＰ２の内容が実行される場合も同様の動
作が行なわれる。

【００３１】次に、アドレスＰ３の内容が実行されると
きには、信号ＳＴＳはコマンドフェッチ状態の後ＲＡＭ
ライト状態となり、アンドゲート４５は第２比較器４４
の比較結果を出力するようになるが、ＲＡＭ３２のアド
レスＭｅｍ３はＡＰＬ利用領域内であるので、アンドゲ
ート４５の出力は変化せず、プログラムはそのまま実行
されてＲＡＭ３２のアドレスＭｅｍ３には「Ｃ」に代わ
って新たに「Ｅ」が記憶される。

【００３２】次いで、アドレスＰ４の内容が実行される
ときには、信号ＳＴＳがコマンドフェッチ状態となっ
て、第１比較器４１にてアドレスＰ４がＡＰＬプログラ
ム領域内であることを判定し、ラッチ４３が「ＡＰＬ実
行状態」を記憶するところまでは上述したアドレスＰ１
〜Ｐ３の場合と同様であるが、信号ＳＴＳがＲＡＭライ
ト状態になったときに、第２比較器４４は書き込み先ア
ドレスＭｅｍ４がＯＳ利用領域内であることを判定し、
アンドゲート４５はその判定結果を出力する（図４の符
号ｃ参照）。ラッチ４３の出力からＡＰＬプログラムが
動作中であり、アンドゲート４５の出力からＲＡＭ３２
のＯＳ利用領域に書き込みがなされようとしていること
から、アンドゲート４６はＡＰＬによるＯＳ利用領域に
対する誤書き込みを検出し、プロセッサ３０に対し、ア
プリケーションプログラムの異常動作をＮＭＩ通知する
（図４の符号ｄ参照）。ゲート回路３６は、アンドゲー
ト４６の出力がノットゲート４７にて反転した信号Ｍｗ
Ｅｎ（図４の符号ｅ参照）によって、アプリケーション
プログラムによりＯＳ利用領域に対する誤書き込みの発
生を伝えられると、この誤書き込みを禁止する。

【００３３】以上の動作により、ＡＰＬプログラムの異
常動作によるＯＳ利用領域のデータ破壊を阻止すること
ができるとともに、プロセッサ３０に対しアプリケーシ
ョンプログラムの異常動作をＮＭＩ通知することがで
き、これにより、オペレーティングシステムによるリカ
バー処理が可能になる。このようにアプリケーションプ
ログラムの異常動作によるＲＡＭ内のＯＳ利用領域のデ
ータ破壊を阻止することができるため、アプリケーショ
ンプログラムの異常動作によるＯＳ動作への影響を無く
すことが可能となる。

【００３４】また、アプリケーションプログラムの異常
動作をプロセッサに対し通知することができるため、上
記のようにオペレーティングシステムによるリカバー処
理が可能となり、システムの信頼性向上におおいに寄与
する。

【００３５】

【発明の効果】以上詳述したように、本発明のメモリ管
理回路及びメモリ管理回路付きのプロセッサユニットに
よれば、アプリケーションプログラムの異常動作による
メモリ内のＯＳ利用領域のデータ破壊を阻止することが
できるため、アプリケーションプログラムの異常動作に
よるオペレーティングシステム動作への影響を無くすこ
とが可能となり、また、アプリケーションプログラムの
異常動作をプロセッサに対し通知することも可能である
ため、オペレーティングシステムによるリカバー処理も
可能となり、これによりシステムの信頼性向上におおい
に寄与しうるという利点がある。

【図面の簡単な説明】

【図１】第１の発明の原理ブロック図である。

【図２】第２の発明の原理ブロック図である。

【図３】本発明の一実施例を示すブロック図である。

【図４】本発明の一実施例におけるメモリ管理回路のブ
ロック図である。

【図５】メモリの構成を示す図である。

【図６】アプリケーションプログラムとＲＡＭ内データ
の一例を示す図である。

【図７】本実施例の動作を示すタイムチャートである。

【図８】従来のプロセッサユニットを示すブロック図で
ある。

【図９】従来のメモリの構成を示す図である。

【符号の説明】

１，２３，３３ 第１アドレス設定部 ２，２４，４１ 第１比較器 ３，２５，４３ ラッチ ４，２６，３４ 第２アドレス設定部 ５，２７，４４ 第２比較器 ６，２８，４２，４５，４６ アンドゲート ７，２２，３５ メモリ管理回路 ２０，３０，８１ プロセッサ ２１ メモリ ２９，３６ ゲート回路 ３１，８２ ＲＯＭ ３２，８３ ＲＡＭ ４７ ノットゲート ８１ 汎用プログラム ８２ ＲＯＭ ８３ ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金川 幸生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 影山 浩一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリにおけるプログラム格納領域内の
   オペレーティングシステムプログラム領域とアプリケー
   ションプログラム領域との境界アドレスを設定する第１
   アドレス設定部（１）からの該境界アドレスと、プロセ
   ッサより出力されるコマンドフェッチアドレスとを比較
   して、該プロセッサより出力されるコマンドフェッチア
   ドレスが該オペレーティングシステムプログラム領域で
   あるのか該アプリケーションプログラム領域であるのか
   を判定する第１比較器（２）と、 該第１比較器（２）の判定結果を保持するラッチ（３）
   と、 メモリにおける記憶領域内のオペレーティングシステム
   利用領域とアプリケーション利用領域との境界アドレス
   を設定する第２アドレス設定部（４）からの該境界アド
   レスと、プロセッサより出力されるメモリ書き込みアド
   レスとを比較して、該プロセッサより出力されるメモリ
   書き込みアドレスが該オペレーティングシステム利用領
   域であるのか該アプリケーション利用領域であるのかを
   判定する第２比較器（５）と、 該第２比較器（５）からの出力と該ラッチ（３）の出力
   との論理積演算を施して、アプリケーションプログラム
   より該オペレーティングシステム利用領域に対する誤書
   き込みを検出するアンドゲート（６）とをそなえて構成
   されたことを特徴とする、メモリ管理回路。
2. 【請求項２】 プロセッサ（２０），プログラム格納領
   域と記憶領域とからなるメモリ（２１）が相互にアドレ
   スバスおよびデータバスを介して接続されたプロセッサ
   ユニットにおいて、 該プロセッサ（２０）の外部に、アプリケーションプロ
   グラムより該オペレーティングシステム利用領域に対す
   る書き込みが発生したことを検出するメモリ管理回路
   （２２）をそなえ、 該メモリ管理回路（２２）が、 該プログラム格納領域内のオペレーティングシステムプ
   ログラム領域とアプリケーションプログラム領域との境
   界アドレスを設定する第１アドレス設定部（２３）から
   の該境界アドレスと、該プロセッサ（２０）より出力さ
   れるコマンドフェッチアドレスとを比較して、該プロセ
   ッサ（２０）より出力されるコマンドフェッチアドレス
   が該オペレーティングシステムプログラム領域であるの
   か該アプリケーションプログラム領域であるのかを判定
   する第１比較器（２４）と、 該第１比較器（２４）の判定結果を保持するラッチ（２
   ５）と、 該メモリ（２１）における該記憶領域内のオペレーティ
   ングシステム利用領域とアプリケーション利用領域との
   境界アドレスを設定する第２アドレス設定部（２６）か
   らの該境界アドレスと、該プロセッサ（２０）より出力
   されるメモリ書き込みアドレスとを比較して、該プロセ
   ッサ（２０）より出力されるメモリ書き込みアドレスが
   該オペレーティングシステム利用領域であるのか該アプ
   リケーション利用領域であるのかを判定する第２比較器
   （２７）と、 該第２比較器（２７）からの出力と該ラッチ（２５）の
   出力との論理積演算を施して、アプリケーションプログ
   ラムより該オペレーティングシステム利用領域に対する
   誤書き込みを検出するアンドゲート（２８）とをそなえ
   て構成されたことを特徴とする、メモリ管理回路付きの
   プロセッサユニット。
3. 【請求項３】 該メモリ管理回路（２２）の出力と該プ
   ロセッサ（２０）からの書き込み信号とを受けて、該メ
   モリ管理回路（２２）で、該アプリケーションプログラ
   ムより該記憶領域内の該オペレーティングシステム利用
   領域に対する書き込みが発生したことが検出されると、
   これを禁止するゲート回路（２９）が設けられたことを
   特徴とする、請求項２記載のメモリ管理回路付きのプロ
   セッサユニット。