JPH05100883A

JPH05100883A - データ処理用半導体装置

Info

Publication number: JPH05100883A
Application number: JP3261864A
Authority: JP
Inventors: Isao Fujioka; 勲藤岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-09
Filing date: 1991-10-09
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】二重系構成で高信頼性コンピュータを構成し
た１チップマイクロコンピュータとしての半導体装置を
得る。【構成】マイクロコンピュータの処理結果を保持する
一時記憶バッファ３４を設け、内部の汎用レジスタ２２
の実際の更新を遅らせる。２組の同一処理を行った処理
装置の出力信号を比較し、結果が不一致となり誤りが検
出された場合、処理無効化割込３６により一時記憶バッ
ファ３４に保持している誤りを含んだ処理結果を無効化
し、内部汎用レジスタ２２の更新を抑止する。同時に一
時記憶バッファ３４に保持された処理誤りの発生した命
令番号に戻って命令実行を再開する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は単一半導体基板に集積さ
れたマイクロコンピュータで構成したデータ処理用半導
体装置に関するものである。

【０００２】

【従来の技術】図７は特開昭６１−２６２８５３に示さ
れた高信頼性コンピュータの構成図である。図におい
て、１は処理装置、２は処理装置１の処理結果出力バ
ス、３は処理装置１の内部バス出力、４は３組の処理装
置１からの処理結果バス２および内部バス出力３を比較
する比較装置、５は比較装置４での比較結果を送出する
比較結果情報バス、６は比較装置４の比較結果に従って
外部バス駆動信号の切換えを行う出力切換え装置、７は
出力切換え装置６により駆動される外部バス、８はこの
高信頼性コンピュータの構成装置に単一のクロックを供
給するクロック発生装置である。次に動作について説明
する。図７は３つの処理装置が単一クロックにより同一
処理を実行し、処理結果及び内部処理結果を各々比較し
て処理誤りの検出を行うとともに、いづれか１つの処理
装置１に処理誤りが発生した場合に、多数決方式により
処理結果が一致する他の２つの処理装置１の処理結果が
選択されてコンピュータ外部に出力される。各処理装置
の処理結果出力バス２及び内部バス出力３は比較装置４
で比較され、３つの処理装置１のいづれかに処理誤りが
発生した場合、他の２つの処理装置と一致しない処理装
置が検出され、比較結果情報バス５を経由して出力切換
え装置６を制御、処理誤りの発生していない処理装置１
の処理結果出力を外部バス７に出力する。

【０００３】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータとしての半導体装置は以上のように構成されてい
るので、瞬時故障などからの回復を瞬時におこなう高信
頼性コンピュータを実現するためには三重系以上の多数
決論理構成による故障系の特定と瞬時の正常系への切り
換え制御などを備え、制御の複雑化、大規模な従って部
品点数も多い高信頼性コンピュータ構成となる為、信頼
性、高価で装置体積も大きく、また消費電力も大きいな
どの問題点があった。

【０００４】本発明は上記のような問題点を解消するた
めになされたもので、マイクロコンピュータの二重系構
成により処理結果の正当性を保証するとともに、処理の
継続性を失わずに外来雑音などによる瞬時故障状態から
即時に回復可能な高信頼性コンピュータを効率的に構成
できるデータ処理用半導体装置の提供を目的としてい
る。

【０００５】

【課題を解決するための手段】この発明に係るマイクロ
コンピュータとしてのデータ処理用半導体装置は、デー
タ処理結果の一時記憶手段と、外部からの処理無効化割
込に基き誤りを含む無効な処理の再実行手段と、未確定
データ使用有無検出手段と、命令実行待機手段とを備え
て二重系で構成したものである。

【０００６】

【作用】この発明におけるデータ処理用半導体装置は、
同一基本タイミングに全く同一の処理を行って処理結果
を比較検証する２重系の構成で、実質的に処理の中断な
しに瞬時故障に対する回復処理を実施する事が可能とな
る。

【０００７】

【実施例】

実施例１．以下、この発明の一実施例を図を参照して説
明する。図１において、１１は本発明を適用して構成さ
れたマイクロコンピュータ（以下ＭＰＵという）として
のデータ処理用半導体装置のデータ処理系の構成全体、
２１は演算器、２２は汎用レジスタ、２３は外部バス入
力回路部、２４は外部入力バス、２５は外部バス出力回
路部、１２は処理結果出力バス、１３は内部処理結果符
号化出力、２８は演算制御線、２９は読み出しレジスタ
番号線Ａ、３０は読み出しレジスタ番号線Ｂ、３１は書
込レジスタ番号線、３２は処理命令番号線、３３は命令
実行待機線、３４は一時記憶バッファ、３５は命令実行
制御部、３６は処理無効化割込線、３７は処理結果符号
化回路である。図２は図１に示したＭＰＵを２重系で構
成した高信頼性コンピュータの構成を示す。図２におい
て１１は処理装置としてのＭＰＵ、１２は処理結果出力
バス、１３はＭＰＵ１１の内部処理結果符号化出力、１
４は２つのＭＰＵ１１の処理結果出力バス１２および内
部処理結果符号化出力１３を比較する比較装置、１５は
比較装置１４からの比較不一致信号線、１６は一方のＭ
ＰＵ１１からの処理結果出力バス１２により外部バスを
駆動する外部バス駆動回路、１７は外部バス、１８は割
込制御装置、３６は処理無効化割込線である。

【０００８】図３は図１に示したＭＰＵ１１の処理結果
一時記憶手段としての一時記憶バッファ３４と命令実行
待機手段としての未確定データ使用有無検出回路の構成
を示す。図３において、３４は一時記憶バッファ、３９
は未確定データ使用有無検出回路、４０は一時記憶バッ
ファエレメントであり、有効フラグ、レジスタ番号、処
理命令番号、処理結果データを順次１基本処理タイミン
グの間格納保持する。

【０００９】図４はＭＰＵ１１の備える処理結果符号化
回路３７の回路全体を示す。図５はＭＰＵ１１の処理命
令再実行手段として命令実行制御部３５の内に組み込ま
れた処理命令番号生成回路であり、５０は処理命令番号
生成回路の全体、５１は命令番号加算器、５２は入力信
号選択器、５３は実行命令番号レジスタである。図６
は本発明を適用したＭＰＵ１１の動作タイミング図であ
る。

【００１０】次に動作について説明する。図２において
クロック発生装置８から供給される単一のクロックによ
り２つのＭＰＵ１１（ＭＰＵ₁、ＭＰＵ₂）は正常動作時
には全く同一の処理を行い、全く同一の処理結果が処理
結果出力バス１２を通して出力される。比較装置１４で
は２つのＭＰＵ１１から出力される処理結果出力バス１
２と内部処理結果符号化出力１３について各ＭＰＵ１１
間の比較照合をしており、不一致が検出されると比較不
一致信号線１５を駆動し、割込制御装置１８と外部バス
駆動回路１６に比較不一致信号を発信して処理誤り発生
を伝える。比較不一致信号発生により割込制御装置１８
はＭＰＵ１１に対する処理無効化割込線３６を駆動して
処理無効化割込をかける。外部バス駆動回路１６ではＭ
ＰＵ１１の一方のＭＰＵ₁が駆動する処理結果出力バス
１２の値を一時的に格納し比較装置１４による比較照合
に十分な時間だけ保持しておき、比較不一致の発生が無
い事を条件として外部バス１７に出力される。比較装置
１４により比較不一致が検出された場合、外部バス駆動
回路１６は比較不一致信号を受けて処理結果出力バス１
２からの処理結果は外部バス１７への伝搬を抑止され
る。

【００１１】次に、ＭＰＵ１１の動作を説明する。図１
において、命令実行制御部３５はデータ処理プログラム
として与えられる処理命令を解読し、処理対象データを
選択、内部Ａバスと内部Ｂバスを介して演算器２１に供
給する。処理対象データとしては、外部バス入力回路部
２３又は汎用レジスタ２２からそれぞれ供給される外部
データと内部データがある。演算器２１は命令実行制御
部３５からの演算制御線２８により指定された演算を行
って結果を内部Ｙバスに出力する。

【００１２】内部Ｙバスに出力された演算処理結果は処
理結果符号化回路３７で、１本の信号線に符号化して内
部処理結果符号化出力１３として外部へ出力される。ま
た演算処理結果は処理命令の指示に従って、外部バス出
力回路部２５を介して処理結果出力バス１２へ出力され
る場合と、一時記憶バッファ３４を介して汎用レジスタ
２２へ書き込みを行う場合とがある。

【００１３】汎用レジスタ２２への書き込みが指示され
たときは、直接汎用レジスタ２２への書き込みを行わ
ず、一旦一時記憶バッファ３４に格納し、次の基本処理
タイミングで汎用レジスタ２２への書込を行うように構
成されている。汎用レジスタ２２は基本演算データ長を
１語とする例えば１６レジスタで構成され、同時に２つ
のデータ語を各々独立に読み出すことが可能である。汎
用レジスタ２２の読出しレジスタ番号は、命令実行制御
部３５から供給される読出しレジスタ番号線Ａ２９、お
よび読出しレジスタ番号線Ｂ３０で指定される。汎用レ
ジスタ２２への書き込みは一時記憶バッファ３４を経由
して次の基本処理タイミングで行われるが、この場合書
込レジスタ番号も命令実行制御部３５から書込レジスタ
番号線３１を介して受信する処理命令番号、書込レジス
タ番号、有効フラグと共に一時記憶バッファ３４に格納
して次の基本処理タイミングで汎用レジスタ２２に対し
て出力されるものが書込まれる。

【００１４】結局、ＭＰＵ１１は１基本処理タイミング
間だけ一時記憶バッファ３４に処理結果状態を保持し、
汎用レジスタ２２は処理前状態を保持することになる。
従って１基本処理タイミング以内に処理結果の誤りが検
出されれば一時記憶バッファ３４に記憶された同処理結
果を無効化しても、汎用レジスタ２２は同処理直前の内
容を保持する。このため、既に実行完了したデータ処理
操作を無効にしその命令を再実行させてもデータの一貫
性を確保した処理再実行が可能となる。１基本処理タイ
ミング間での処理誤り検出と処理無効化は十分可能であ
る。一時記憶バッファ３４には図３に示すように、演算
の処理結果データ、処理命令番号、書込レジスタ番号、
有効フラグが格納される。

【００１５】図３の一時記憶バッファ３４には１組の一
時記憶バッファエレメントがあり、一時記憶バッファエ
レメントの内容が有効である事を示す有効フラグ、汎用
レジスタ２２の書込レジスタ番号、処理結果と対応した
処理命令番号、演算器２１からの処理結果データを各々
格納するフィールドを持つ。有効フラグフィールドは、
割込制御装置１８など外部からの処理無効化割込が無く
命令実行制御部３５からの汎用レジスタ２２への書込み
指示がなされている場合に有効となり、一時記憶バッフ
ァエレメント４０に格納されたレジスタ番号、処理命令
番号、処理結果データの各フィールドの有効性を示す。
有効フラグは外部からの処理無効化割込によって無効と
なる。

【００１６】レジスタ番号フィールドには、命令実行制
御部３５からの書込レジスタ番号が格納され、次基本処
理タイミングでの汎用レジスタ２２への書込レジスタ番
号となる。処理命令番号フィールドには、命令実行制御
部３５で生成される処理命令番号が格納されており、処
理結果に誤りが検出された場合の再実行命令番号とな
る。処理結果データフィールドには演算器２１での処理
結果が格納され、有効フラグが有効となっていれば次基
本処理タイミングで汎用レジスタ２２に書き込まれる。

【００１７】一時記憶バッファ３４には、後続の処理命
令による一時記憶バッファ３４格納中のデータ使用有無
を検出する未確定データ使用有無検出回路３９がある。
先行処理命令の処理結果が実際に汎用レジスタ２２に反
映される前に後続の処理命令に参照され、データ処理の
一貫性が失われることを防ぐことを目的としており、一
時記憶バッファ３４に格納中の有効なレジスタ番号と後
続命令の参照レジスタ番号の一致を参照レジスタＡ，参
照レジスタＢを介して検出した場合、未確定データ使用
信号を命令実行待機線３３を介して命令実行制御部３５
へ送出し、命令実行を待機させることにより未確定デー
タ使用を回避する。

【００１８】次に、図１に示す処理結果符号化回路３７
は図４に詳細構成を示している。この回路は処理結果８
ビットの偶数パリティ生成回路であり、８ビットの処理
結果を１ビットに符号化して外部へ出力するものであ
る。ＭＰＵ１１の処理結果は直接処理結果出力バス１２
で外部に出力される場合と、一時記憶バッファ３４を介
して内部汎用レジスタ２２に書き戻され、再度処理対象
データとして使用される場合がある。

【００１９】処理結果がＭＰＵ１１内部に格納される場
合、外部での比較検証では誤りの検出ができず、後続の
データ処理に影響を与える内部状態を誤りデータで更新
してしまう。そこで各ＭＰＵ１１内部で、処理結果符号
化回路３７を介して処理結果をできるだけ小数の信号数
に符号化して常に外部へ出力することにより、全ての処
理誤りを比較装置１４での二重化比較を通して検出可能
としている。半導体装置の入出力ピン数は性能、価格、
技術面から制約が大きく、二重化比較を目的とした信号
ピン数の大幅増加は困難であり、できるだけ小数の信号
数に符号化することには大きな意義がある。

【００２０】次に、処理命令再実行手段としての命令実
行制御部３５は、割込制御装置１８などからの処理無効
化割込により実行命令番号を一時記憶バッファ３４に格
納中の再実行処理命令に戻すことにより実現される。こ
れは図５の処理命令番号生成回路５０によって実現され
るが、その動作は次の通りである。通常処理状態では、
命令番号加算器５１により実行命令番号レジスタ５３の
値と実行命令長を加算して次の実行命令番号を生成し、
入力信号選択器５２を通して実行命令番号レジスタ５３
に各基本処理タイミングの開始エッヂで格納、更新す
る。

【００２１】ＭＰＵ１１外部で処理誤りが検出され、処
理無効化割込が発生した場合、一時記憶バッファ３４か
ら供給される再実行命令番号が入力信号選択器５２によ
って選択され、次の基本処理タイミングの開始エッヂで
実行命令番号レジスタ５３の値は、再実行命令番号に更
新される。この再実行命令番号は処理誤りの検出された
処理命令番号であり、処理誤りの発生した処理命令から
再実行が開始されることになる。

【００２２】以上説明した動作について図６によりＭＰ
Ｕ１１の動作タイミングを説明する。（１）基本処理タ
イミングＴ₁ では命令処理番号ｎ−１の処理として汎用
レジスタ２２のＲ₁ と外部からの入力データの加算が行
われる。結果はＲ₁ への格納が指示されており、（８）
に示すように次基本処理タイミング開始エッヂで処理結
果が一時記憶バッファ３４に格納される。基本処理タイ
ミングＴ₂ では（２）処理命令番号はｎとなり、Ｒ₁ と
汎用レジスタ２２のＲ₄ を加算し、結果をＲ₄へ書き込
む（３）の処理指令であるが、Ｒ₁ は直前のＴ₁ で更新
が指示されており、Ｔ₂ ではＲ₁ の新しい値は一時記憶
バッファ３４に格納され汎用レジスタ２２には未反映の
状態である。この為、（９）未確定データ使用有が検出
され、（１０）命令実行待機状態となる。

【００２３】（８）Ｔ₁ での処理結果（ｎ−１）は、Ｔ
₂ で一時記憶バッファ３４への書込みが行われ、（１）
基本処理タイミングＴ₃ の開始エッヂで（４）汎用レジ
スタ２２の状態が更新される。（１）基本タイミングＴ₃ ではＲ₁ の（９）未確定デー
タ使用有の状態は解消されており、（２）処理命令番号
ｎで指定されたＲ₁とＲ₄ の加算をＲ₄ へ格納する処理
を実行する。このＴ₃ での処理で処理誤りが発生した場
合、処理誤りを反映した（１１）符号化出力が外部で比
較され、（１２）処理誤りが検出され、（１３）処理無
効化割込がＴ₄ で発生する。処理無効化割込により、Ｔ
₄ で実行中のｎ＋１と一時記憶バッファ３４から汎用レ
ジスタＲ₄ への書き込みが無効化され、処理命令番号ｎ
の開始状態と同一の内部状態が保存される。

【００２４】（１３）処理無効化割込により処理命令番
号生成回路５０は、（７）一時記憶バッファの再実行命
令番号を次の処理命令番号として生成する為、基本処理
タイミングＴ₅ では処理誤りの発生した処理命令番号ｎ
を再実行することになる。

【００２５】実施例２．なお、上記実施例ではＭＰＵ１
１の内部状態として汎用レジスタ２２を対象とした内部
状態保持を主に説明したが、演算結果フラグ等の内部状
態更新や、ＭＰＵ１１内部に設けられたキャッシュメモ
リ等の内部状態更新に対しても同様に一時記憶バッファ
による内部状態保存と再実行が適用可能である。また、
上記実施例では一時記憶バッファ３４に格納中で内部状
態に未反映の未確定データ使用有を検出した場合、処理
命令実行を待機する構成であったが直接一時記憶バッフ
ァからデータを供給する構成であっても良い。また、上
記実施例では一時記憶バッファ３４に格納される未確定
処理結果は１組のみであったが、誤り検出や無効化割込
処理に必要な期間の長さに応じて任意の数の組だけ設け
ても良い。また、上記実施例では二重化構成時の比較を
内部処理結果の符号化出力のみで行っているが、他の出
力信号も比較する構成としても良い。

【００２６】

【発明の効果】以上のように、この発明によればデータ
処理用半導体装置である二重系構成の高信頼性コンピュ
ータが実現でき、処理結果の保証と、故障原因のほとん
どを占める外来雑音などによる瞬時故障等からの回復処
理も瞬時に完了する事から、実質的に中断の無い処理を
保証し、従来の構成に比べ、大幅に少ない部品点数で構
成でき、制御も簡単となる為、信頼性も高く、低コス
ト、消費電力の大幅低減となるなどの効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例によるマイクロコンピュー
タの構成図。

【図２】この発明の一実施例によるデータ処理用半導体
装置である二重系データ処理装置構成図。

【図３】この発明の一実施例による一時記憶バッファ構
成図。

【図４】この発明の一実施例で使用した処理結果符号化
回路の説明図。

【図５】この発明の一実施例による処理命令再実行手段
としての処理命令番号生成回路。

【図６】この発明の一実施例による動作タイミング図。

【図７】従来の半導体装置による二重系データ処理装置
構成図。

【符号の説明】

１１マイクロコンピュータ１２処理結果出力バス１３内部処理結果符号化出力線１４比較装置１５比較不一致信号線１６外部バス駆動回路１７外部バス１８割込制御装置２１演算器２２汎用レジスタ２３外部バス入力回路部２４外部入力バス２５外部バス出力回路部２９読み出しレジスタ番号線Ａ３０読み出しレジスタ番号線Ｂ３１書込レジスタ番号線３２処理命令番号線３３命令実行待機線３４一時記憶バッファ３５命令実行制御部３６処理無効化割込線３７処理結果符号化回路４０一時記憶バッファエレメント５０処理命令番号生成回路５１命令番号加算器５２入力信号選択器５３実行命令番号レジスタ

Claims

【特許請求の範囲】

【請求項１】データ処理用半導体装置において、命令
の処理結果データを未確定データとして一時的に格納保
持する一時記憶手段と前記一時記憶手段に格納された未
確定データを対象として同処理を行った命令に後続する
命令による同未確定データ使用有無検出手段と同未確定
データ使用有無検出手段による同未確定データ使用有が
検出されたとき前記後続命令の実行を待機する手段と前
記一時記憶手段に保持された内容を出力した命令の演算
誤り等に起因する処理無効化割込により前記一時記憶手
段に格納された処理結果を出力した処理命令又はその先
行命令の再実行手段とを備えたマイクロコンピュータを
２重系で構成し、前記２重系の各マイクロコンピュータ
が同時に同じ命令を実行してそれらの処理結果が一致し
ない場合は前記処理無効化割込が発生し、それに基いて
前記一時記憶手段の内容を出力した処理命令又はその先
行命令に戻って再実行をすることにより瞬時故障からの
回復処理も瞬時に行い、実質的に中断のない処理と処理
結果を保証することを特徴とするデータ処理用半導体装
置。