JPS6142186Y2 - - Google Patents
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- JPS6142186Y2 JPS6142186Y2 JP19771781U JP19771781U JPS6142186Y2 JP S6142186 Y2 JPS6142186 Y2 JP S6142186Y2 JP 19771781 U JP19771781 U JP 19771781U JP 19771781 U JP19771781 U JP 19771781U JP S6142186 Y2 JPS6142186 Y2 JP S6142186Y2
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- Japan
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- memory
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- 230000015654 memory Effects 0.000 claims description 72
- 238000005070 sampling Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 8
- 230000001052 transient effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 239000013256 coordination polymer Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000002123 temporal effect Effects 0.000 description 5
- 238000007405 data analysis Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【考案の詳細な説明】
本考案は、非同期に動作する２系列以上の動作
を時間的に関連づけて解析することができるマル
チクロツク形のマイクロプロセツサ等のアナライ
ザに関する。
を時間的に関連づけて解析することができるマル
チクロツク形のマイクロプロセツサ等のアナライ
ザに関する。
近年、マイクロプロセツサ（以下単にμＰと略
す）の普及に伴い、μＰをその内部に組込んだμ
Ｐ応用機器が多数生産されるようになつてきてい
る。μＰアナライザは、このようなμＰ応用機器
のソフトウエア及びハードウエア上の不具合を見
つけ出し解析するために用いられる。このような
μＰアナライザとして、μＰの動作と周辺回路の
動作を同時にサンプリングすることができるもの
がある。この場合、μＰの動作と周辺回路の動作
は同期がとれていてもよいしとれていなくてもよ
い。しかしながら、μＰの動作と周辺回路の動作
が互いに非同期の場合、従来装置では両系列のメ
モリが独立なため、両系列の時間的なつながりに
関する情報が得られない。
す）の普及に伴い、μＰをその内部に組込んだμ
Ｐ応用機器が多数生産されるようになつてきてい
る。μＰアナライザは、このようなμＰ応用機器
のソフトウエア及びハードウエア上の不具合を見
つけ出し解析するために用いられる。このような
μＰアナライザとして、μＰの動作と周辺回路の
動作を同時にサンプリングすることができるもの
がある。この場合、μＰの動作と周辺回路の動作
は同期がとれていてもよいしとれていなくてもよ
い。しかしながら、μＰの動作と周辺回路の動作
が互いに非同期の場合、従来装置では両系列のメ
モリが独立なため、両系列の時間的なつながりに
関する情報が得られない。
第１図は、従来装置の２系列のデータのサンプ
ル状態を示す図である。同図において、S1はμＰ
の動作系列、S2は周辺回路の動作系列を示す。
TP1，TP2はそれぞれ系列S1，S2のトリガポイン
トを示す。系列S1の場合は、TP1からある一定時
間遅れてプログラムデータがトレースされる。斜
線部Ａはトレース領域である。系列S2の場合、
TP2の前後の一定時間幅内のプログラムデータが
トレースされる。斜線部Ｂはトレース領域であ
る。このように、２系列のプログラムデータが解
析できるμＰアナライザにおいては、各系列ごと
にトリガポイントを設定することができる。しか
しながら、前述したようにトレース領域ＡとＢ間
には時間的なつながりがない。即ち、トリガポイ
ントの発生タイミングに関する情報が得られな
い。
ル状態を示す図である。同図において、S1はμＰ
の動作系列、S2は周辺回路の動作系列を示す。
TP1，TP2はそれぞれ系列S1，S2のトリガポイン
トを示す。系列S1の場合は、TP1からある一定時
間遅れてプログラムデータがトレースされる。斜
線部Ａはトレース領域である。系列S2の場合、
TP2の前後の一定時間幅内のプログラムデータが
トレースされる。斜線部Ｂはトレース領域であ
る。このように、２系列のプログラムデータが解
析できるμＰアナライザにおいては、各系列ごと
にトリガポイントを設定することができる。しか
しながら、前述したようにトレース領域ＡとＢ間
には時間的なつながりがない。即ち、トリガポイ
ントの発生タイミングに関する情報が得られな
い。
本考案は、このような点に鑑みてなされたもの
で、非同期に動作する２系列以上のデイジタルデ
ータを格納するメモリを各系列ごとに設け、かつ
少なくとも１つの系列についてはメモリのアドレ
スを記憶するアドレスカウンタを設けることによ
りデータ取込時に各系列間の時間的情報も併せて
格納することができるようにして強力なデータ解
析能力をもたせたマルチロツク形のμＰ等のアナ
ライザを実現したものである。以下、図面を参照
して本考案を詳細に説明する。
で、非同期に動作する２系列以上のデイジタルデ
ータを格納するメモリを各系列ごとに設け、かつ
少なくとも１つの系列についてはメモリのアドレ
スを記憶するアドレスカウンタを設けることによ
りデータ取込時に各系列間の時間的情報も併せて
格納することができるようにして強力なデータ解
析能力をもたせたマルチロツク形のμＰ等のアナ
ライザを実現したものである。以下、図面を参照
して本考案を詳細に説明する。
第２図は、本考案装置の動作原理を示す図であ
る。同図において、S1は第１の系列、S2は第２の
系列である。かつ、横軸は時系列である。ここ
で、S1系列としては前記したμＰの動作に関する
系列、S2系列としては周辺回路の動作に関する系
列を考えることができる。各系列上に付した三角
記号はトリガポイントを示す。図に示すように、
S1系列とS2系列の動作は非同期である。従つて、
各系列ごとに独立にサンプリングすると、取込ん
だデータは各系列ごとに完全に独立したものとな
り時間的な情報が得られないことは前述したとお
りである。そこで、図に示すように、S1系列上の
任意の時刻T1におけるトリガポイントTP3でサン
プリングしたとき、S2系列のアドレスも同時に記
憶させる。このようにして、S1系列のメモリにS2
系列のサンプリング時におけるアドレスが記憶さ
れる。従つて、S1系列のデータとS2系列のデータ
間が時間的なつながりをもつことになる。即ち、
S1系列のデータとS2系列のデータを時間的に結び
つけて解析することが可能となる。
る。同図において、S1は第１の系列、S2は第２の
系列である。かつ、横軸は時系列である。ここ
で、S1系列としては前記したμＰの動作に関する
系列、S2系列としては周辺回路の動作に関する系
列を考えることができる。各系列上に付した三角
記号はトリガポイントを示す。図に示すように、
S1系列とS2系列の動作は非同期である。従つて、
各系列ごとに独立にサンプリングすると、取込ん
だデータは各系列ごとに完全に独立したものとな
り時間的な情報が得られないことは前述したとお
りである。そこで、図に示すように、S1系列上の
任意の時刻T1におけるトリガポイントTP3でサン
プリングしたとき、S2系列のアドレスも同時に記
憶させる。このようにして、S1系列のメモリにS2
系列のサンプリング時におけるアドレスが記憶さ
れる。従つて、S1系列のデータとS2系列のデータ
間が時間的なつながりをもつことになる。即ち、
S1系列のデータとS2系列のデータを時間的に結び
つけて解析することが可能となる。
第３図は、本考案装置の一実施例を示す概念的
構成図である。同図において、１は第１の系列の
サンプリングデータを格納するメモリである。
DB1は、該メモリへデータをのせるデータバスで
ある。CP1は、メモリ１へのデータ書込みパルス
である。２は、第２の系列のサンプリングデータ
を格納するメモリである。DB2は、該メモリへデ
ータをのせるデータバスである。CP2は、メモリ
２へのデータ書込みパルスである。３は書込みパ
ルスCP2を計数するアドレスカウンタ、４は書込
みパルスCP2を計数してアドレスカウンタ３すな
わちメモリ２が１周以上したか否かを検出しその
検出信号をメモリ１に格納するデータロストカウ
ンタ、５はアドレスカウンタ３の出力を非トラン
ジエント状態でデータとしてメモリ１に格納する
アドレス格納回路である。
構成図である。同図において、１は第１の系列の
サンプリングデータを格納するメモリである。
DB1は、該メモリへデータをのせるデータバスで
ある。CP1は、メモリ１へのデータ書込みパルス
である。２は、第２の系列のサンプリングデータ
を格納するメモリである。DB2は、該メモリへデ
ータをのせるデータバスである。CP2は、メモリ
２へのデータ書込みパルスである。３は書込みパ
ルスCP2を計数するアドレスカウンタ、４は書込
みパルスCP2を計数してアドレスカウンタ３すな
わちメモリ２が１周以上したか否かを検出しその
検出信号をメモリ１に格納するデータロストカウ
ンタ、５はアドレスカウンタ３の出力を非トラン
ジエント状態でデータとしてメモリ１に格納する
アドレス格納回路である。
このように構成された回路の動作を説明する。
メモリ１には、第１の系列のデータと共にカウ
ンタ３の出力およびデータロストカウンタ４の検
出信号が入力されている。従つて、書込みパルス
CP1がメモリ１に入力されると、該メモリにはデ
ータバスDB1上のデータとカウンタ３の出力およ
びデータロストカウンタ４の出力が格納される。
ところで、カウンタ３の出力は第２の系列の書込
みパルスCP2の計数値である。従つて、カウンタ
３の出力は、第２系列のメモリ２のアドレスを示
していることになる。また、データロストカウン
タ４の出力信号は、メモリ２が１周以上したか否
かを示していることになる。即ち、第１の系列で
あるトリガポイントでデータがサンプリングされ
たとき、メモリ１には当該データのみならずサン
プリング時点における非トランジエント状態の第
２系列のメモリ２のアドレスおよびメモリ２が１
周したか否かの検出信号が同時に格納される。
ンタ３の出力およびデータロストカウンタ４の検
出信号が入力されている。従つて、書込みパルス
CP1がメモリ１に入力されると、該メモリにはデ
ータバスDB1上のデータとカウンタ３の出力およ
びデータロストカウンタ４の出力が格納される。
ところで、カウンタ３の出力は第２の系列の書込
みパルスCP2の計数値である。従つて、カウンタ
３の出力は、第２系列のメモリ２のアドレスを示
していることになる。また、データロストカウン
タ４の出力信号は、メモリ２が１周以上したか否
かを示していることになる。即ち、第１の系列で
あるトリガポイントでデータがサンプリングされ
たとき、メモリ１には当該データのみならずサン
プリング時点における非トランジエント状態の第
２系列のメモリ２のアドレスおよびメモリ２が１
周したか否かの検出信号が同時に格納される。
このように、第１の系列のメモリに第２系列の
メモリアドレスおよび第２系列のメモリの１周以
上の有無が記憶される結果、第１系列のデータ解
析時に必要に応じて第２系列の該当する時点のデ
ータを呼出すことができる。
メモリアドレスおよび第２系列のメモリの１周以
上の有無が記憶される結果、第１系列のデータ解
析時に必要に応じて第２系列の該当する時点のデ
ータを呼出すことができる。
第４図は、第３図の具体例を示す回路図であつ
て、第３図と同等部分には同一符号を付してい
る。
て、第３図と同等部分には同一符号を付してい
る。
第４図において、DL1，DL2はデータラツチ回
路、DM1，DM2はデータメモリ回路、MA1，MA2
はメモリアドレス回路、TRG1，TRG2はトリガ
パターン検出回路、DLY1，DLY2は遅延回路、
ARMはアーミング制御回路、AMCはアドレスメ
モリ回路、CPUは全体の動作を統轄制御するプ
ロセツサである。データラツチ回路DL1，DL2は
それぞれデータメモリ回路DM1，DM2に格納する
データを書込みパルスCP1，CP2によりラツチす
る。データメモリ回路DM1，DM2はそれぞれ第３
図におけるメモリ１，２のうちデータバスDB1，
DB2を介して伝送されるデータが格納される領域
に対応している。メモリアドレス回路MA1，
MA2はそれぞれデータメモリ回路DM1，DM2のメ
モリアドレス信号を供給するものであつて、パル
スCP1，CP2を計数するカウンタにより構成され
ている。トリガパターン検出回路TRG1，TRG2
は各データメモリ回路DM1，DM2に格納されるデ
ータパターンから予め設定された所定のトリガパ
ターンに一致するものを検出するものである。所
定のデータパターンを検出すると、その検出信号
は各遅延回路DLY1，DLY2で所定時間遅延された
後各メモリアドレス回路MA1，MA2に加えられ
てアドレス更新を停止させる。この時点における
データメモリ回路DM1，DM2の内容をプロセツサ
CPUで読み取ることにより、トリガパターン検
出前後のデータの変化状態を解析することができ
る。アーミング制御回路ARMは添字１で表わさ
れる第１系統と添字２で表わされる第２系統との
相互関係を規定するために必要なトリガアーミン
グ制御を行うものである。アドレスメモリ回路
AMCはアーミング制御回路ARMとは独立した状
態で第１系統のデータと第２系統のデータとの間
の時系列関係を判別するものであつて、第３図に
おけるメモリ１の一部、データロストカウンタ４
およびアドレス格納回路５等を含むものである。
第５図は、このようなアドレスメモリ回路AMC
の一例を示す回路図であつて、第３図および第４
図と同等部分には同一符号を付している。第５図
において、MPXはマルチプレクサ、ADMはアド
レスメモリ、DLMはデータロストメモリ、DL3は
データラツチ回路、５１は競合防止回路である。
マルチプレクサMPXはメモリアドレス回路MA1
からの書込用アドレスADS1とプロセツサCPUか
らの読出用アドレスADS2のいずれか一方をプロ
セツサCPUからの制御信号SCに基づいて選択し
てアドレスメモリADMおよびデータロストメモ
リDLMに加える。アドレスメモリADMはメモリ
アドレス回路MA1により指定される所定の番地
にメモリアドレス回路MA2から送出されるアド
レスデータを格納するものである。このアドレス
メモリADMへのアドレスデータの書込みは、書
込みパルスCP1とCP2とが非同期であるために、
書込みパルスCP2がトランジエント状態の場合に
は書込みを行わないように、競合防止回路５１に
より制御されるデータラツチ回路DL3を介して行
われる。これにより、アドレスメモリADMに
は、非トランジエント状態でのアドレスデータが
格納されることになる。データロストメモリ
DLMはデータロストカウンタ４の出力信号をメ
モリアドレス回路MA1により指定される所定の
番地に格納するものである。これにより、書込み
パルスCP2が書込みパルスCP1に比べて非常に高
速で書込みパルスCP1の１周期間にメモリアドレ
スMA2が１周以上した場合にはその旨が所定の
番地に格納されることになる。なお、これらアド
レスメモリADMおよびデータロストメモリDLM
は、第３図におけるメモリ１の一部に対応するも
のである。
路、DM1，DM2はデータメモリ回路、MA1，MA2
はメモリアドレス回路、TRG1，TRG2はトリガ
パターン検出回路、DLY1，DLY2は遅延回路、
ARMはアーミング制御回路、AMCはアドレスメ
モリ回路、CPUは全体の動作を統轄制御するプ
ロセツサである。データラツチ回路DL1，DL2は
それぞれデータメモリ回路DM1，DM2に格納する
データを書込みパルスCP1，CP2によりラツチす
る。データメモリ回路DM1，DM2はそれぞれ第３
図におけるメモリ１，２のうちデータバスDB1，
DB2を介して伝送されるデータが格納される領域
に対応している。メモリアドレス回路MA1，
MA2はそれぞれデータメモリ回路DM1，DM2のメ
モリアドレス信号を供給するものであつて、パル
スCP1，CP2を計数するカウンタにより構成され
ている。トリガパターン検出回路TRG1，TRG2
は各データメモリ回路DM1，DM2に格納されるデ
ータパターンから予め設定された所定のトリガパ
ターンに一致するものを検出するものである。所
定のデータパターンを検出すると、その検出信号
は各遅延回路DLY1，DLY2で所定時間遅延された
後各メモリアドレス回路MA1，MA2に加えられ
てアドレス更新を停止させる。この時点における
データメモリ回路DM1，DM2の内容をプロセツサ
CPUで読み取ることにより、トリガパターン検
出前後のデータの変化状態を解析することができ
る。アーミング制御回路ARMは添字１で表わさ
れる第１系統と添字２で表わされる第２系統との
相互関係を規定するために必要なトリガアーミン
グ制御を行うものである。アドレスメモリ回路
AMCはアーミング制御回路ARMとは独立した状
態で第１系統のデータと第２系統のデータとの間
の時系列関係を判別するものであつて、第３図に
おけるメモリ１の一部、データロストカウンタ４
およびアドレス格納回路５等を含むものである。
第５図は、このようなアドレスメモリ回路AMC
の一例を示す回路図であつて、第３図および第４
図と同等部分には同一符号を付している。第５図
において、MPXはマルチプレクサ、ADMはアド
レスメモリ、DLMはデータロストメモリ、DL3は
データラツチ回路、５１は競合防止回路である。
マルチプレクサMPXはメモリアドレス回路MA1
からの書込用アドレスADS1とプロセツサCPUか
らの読出用アドレスADS2のいずれか一方をプロ
セツサCPUからの制御信号SCに基づいて選択し
てアドレスメモリADMおよびデータロストメモ
リDLMに加える。アドレスメモリADMはメモリ
アドレス回路MA1により指定される所定の番地
にメモリアドレス回路MA2から送出されるアド
レスデータを格納するものである。このアドレス
メモリADMへのアドレスデータの書込みは、書
込みパルスCP1とCP2とが非同期であるために、
書込みパルスCP2がトランジエント状態の場合に
は書込みを行わないように、競合防止回路５１に
より制御されるデータラツチ回路DL3を介して行
われる。これにより、アドレスメモリADMに
は、非トランジエント状態でのアドレスデータが
格納されることになる。データロストメモリ
DLMはデータロストカウンタ４の出力信号をメ
モリアドレス回路MA1により指定される所定の
番地に格納するものである。これにより、書込み
パルスCP2が書込みパルスCP1に比べて非常に高
速で書込みパルスCP1の１周期間にメモリアドレ
スMA2が１周以上した場合にはその旨が所定の
番地に格納されることになる。なお、これらアド
レスメモリADMおよびデータロストメモリDLM
は、第３図におけるメモリ１の一部に対応するも
のである。
第６図は、第４図および第５図の各メモリ（第
３図におけるメモリ１，２と同等である）に格納
されたデータをプロセツサCPUにより読み出し
て第１系列および第２系列間での時系列関係を判
別する動作説明図である。
３図におけるメモリ１，２と同等である）に格納
されたデータをプロセツサCPUにより読み出し
て第１系列および第２系列間での時系列関係を判
別する動作説明図である。
第１系列のメモリ１のアドレスMai-1に格納さ
れているデータバスDB1からのデータをDai-1、
メモリ２のアドレスをMbj、データロストデータ
Li-1とし、Maiに格納されている各データを
Dai，Mbk，Liとし、第２系列のメモリ２のアド
レスMbjに格納されているデータバスDB2からの
データをDbjとし、Mbkに格納されているデータ
をDbkとする。
れているデータバスDB1からのデータをDai-1、
メモリ２のアドレスをMbj、データロストデータ
Li-1とし、Maiに格納されている各データを
Dai，Mbk，Liとし、第２系列のメモリ２のアド
レスMbjに格納されているデータバスDB2からの
データをDbjとし、Mbkに格納されているデータ
をDbkとする。
ここで、メモリ１におけるアドレスMaiでのメ
モリ２のアドレスMbkと１番地前Mai-1における
メモリ２のアドレスMbjが異なつていることによ
り第１系列のデータDai-1とDaiをサンプリングす
る１周期の間に第２系列のデータもDbjからDbk
までサンプリングされたことがわかり、Mbkと
Mbjが等しい場合には第１系列のデータDai-1，
Daiをサンプリングする間には第２系列のデータ
サンプリングは行われなかつたことがわかる。そ
して、データロストデータLiが“０”であれば第
２系列のメモリ２が１周していないことがわか
り、“１”であればデータDai-1のサンプリング後
からDaiのサンプリングまでの間に第２系列のメ
モリ２は１周以上していてそれ以前のデータは失
なわれたことがわかる。
モリ２のアドレスMbkと１番地前Mai-1における
メモリ２のアドレスMbjが異なつていることによ
り第１系列のデータDai-1とDaiをサンプリングす
る１周期の間に第２系列のデータもDbjからDbk
までサンプリングされたことがわかり、Mbkと
Mbjが等しい場合には第１系列のデータDai-1，
Daiをサンプリングする間には第２系列のデータ
サンプリングは行われなかつたことがわかる。そ
して、データロストデータLiが“０”であれば第
２系列のメモリ２が１周していないことがわか
り、“１”であればデータDai-1のサンプリング後
からDaiのサンプリングまでの間に第２系列のメ
モリ２は１周以上していてそれ以前のデータは失
なわれたことがわかる。
これらから明らかなように、第１系列と第２系
列との間の時系列関係を確実に判別でき、データ
解析能力が大幅に向上する。以上の説明では２系
列の場合について説明したが、２系列に限る必要
がないことはいうまでもない。３系列以上の系列
についても、同様に本考案を適用することができ
る。この場合、アドレスカウンタ、データロスト
カウンタおよびアドレス格納回路の数を系列の数
に応じて増やす必要がある。例えば４系列のシス
テムとして構成すると、これらは３個必要にな
る。そして、これらの出力は、第１系列のメモリ
１に入力され、書込みパルスCP1で同時に当該メ
モリに書込まれる。
列との間の時系列関係を確実に判別でき、データ
解析能力が大幅に向上する。以上の説明では２系
列の場合について説明したが、２系列に限る必要
がないことはいうまでもない。３系列以上の系列
についても、同様に本考案を適用することができ
る。この場合、アドレスカウンタ、データロスト
カウンタおよびアドレス格納回路の数を系列の数
に応じて増やす必要がある。例えば４系列のシス
テムとして構成すると、これらは３個必要にな
る。そして、これらの出力は、第１系列のメモリ
１に入力され、書込みパルスCP1で同時に当該メ
モリに書込まれる。
なお、上記実施例では、μＰアナライザの例に
ついて説明したが、ロジツクアナライザについて
も適用することができる。
ついて説明したが、ロジツクアナライザについて
も適用することができる。
以上説明したように、本考案によれば、非同期
に動作する２系列以上の動作を時間的に関連づけ
て解析できるマルチクロツク形のアナライザが実
現でき、実用上の効果は大きい。
に動作する２系列以上の動作を時間的に関連づけ
て解析できるマルチクロツク形のアナライザが実
現でき、実用上の効果は大きい。
第１図は従来装置の動作説明図、第２図は本考
案の動作原理説明図、第３図は本考案の一実施例
を示す概念的構成図、第４図は第３図の具体例を
示す回路図、第５図は第４図のアドレスメモリ回
路の具体例を示す回路図、第６図は時系列関係を
判別する動作説明図である。 １，２……メモリ、３……アドレスカウンタ、
４……データロストカウンタ、５……アドレス格
納回路。
案の動作原理説明図、第３図は本考案の一実施例
を示す概念的構成図、第４図は第３図の具体例を
示す回路図、第５図は第４図のアドレスメモリ回
路の具体例を示す回路図、第６図は時系列関係を
判別する動作説明図である。 １，２……メモリ、３……アドレスカウンタ、
４……データロストカウンタ、５……アドレス格
納回路。
Claims (1)
- 非同期に動作する２系列以上のデイジタルデー
タを系列毎に格納する複数のメモリと、前記系列
のうち少なくとも１つの系列のメモリのアドレス
を記憶するアドレスカウンタと、別の系列でデイ
ジタルデータをサンプリングするに際し前記アド
レスカウンタの非トランジエント状態の内容を同
時に格納するアドレス格納回路と、前記デイジタ
ルデータのサンプリング動作の間に前記アドレス
カウンタが１周以上したか否かを検出してその検
出信号を前記デイジタルデータのサンプリングと
同時に格納するデータロストカウンタとで構成さ
れたことを特徴とするマルチクロツク形アナライ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19771781U JPS58101253U (ja) | 1981-12-25 | 1981-12-25 | マルチクロツク形アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19771781U JPS58101253U (ja) | 1981-12-25 | 1981-12-25 | マルチクロツク形アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101253U JPS58101253U (ja) | 1983-07-09 |
| JPS6142186Y2 true JPS6142186Y2 (ja) | 1986-12-01 |
Family
ID=30110929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19771781U Granted JPS58101253U (ja) | 1981-12-25 | 1981-12-25 | マルチクロツク形アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101253U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8861768B2 (en) | 2003-08-12 | 2014-10-14 | 180S, Inc. | Ear warmer with a speaker system |
| US9066829B2 (en) | 2003-08-12 | 2015-06-30 | 180S, Inc. | Ear warmer with fabric member |
-
1981
- 1981-12-25 JP JP19771781U patent/JPS58101253U/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8861768B2 (en) | 2003-08-12 | 2014-10-14 | 180S, Inc. | Ear warmer with a speaker system |
| US9066829B2 (en) | 2003-08-12 | 2015-06-30 | 180S, Inc. | Ear warmer with fabric member |
| US9259355B2 (en) | 2003-08-12 | 2016-02-16 | 180S, Inc. | Ear warmer with fabric member |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101253U (ja) | 1983-07-09 |
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