JPH0635993B2

JPH0635993B2 - デ−タ取込み装置

Info

Publication number: JPH0635993B2
Application number: JP62207348A
Authority: JP
Inventors: ジョン・エル・イースタデー
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1986-08-25
Filing date: 1987-08-20
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: EP0257911A3; JPS6358265A; US4835736A; EP0257911A2

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ取込み装置、特にイベント（事象）付
近のデータの「クラスタ化」として知られているよう
に、注目イベントの前後に生じるデータを取込むデータ
取込み装置に関する。なお、イベントとは、被試験回路
内のロジック回路が発生するインストラクション（命
令）の如き多くの信号の組合せの内の１つである。

〔従来の技術〕

回路内で発生したデジタル信号を解析するのに、今日、
ロジック・アナライザが一般的に用いられている。この
ロジック・アナライザは、被試験回路内のロジック回路
が発生した信号を取込んだり、蓄積したりする多くの機
能を実行する。ロジック・アナライザの１つの特定用途
は、回路内のマイクロプロセッサのインストラクション
及びそれによって発生したデータをモニタして、回路が
所望通り動作しているか判断することである。

モニタ動作の１つの見方として、ロジック・アナライザ
はデータ取込み装置として作用し、イベントの付近で
「クラスタ化された」データ、即ちそのイベントの前後
に生じたデータを取込み、メモリに蓄積する。まず、イ
ベントが生じるまで、データを連続的に取込み、蓄積す
る。限定された容量の取込みメモリでは、メモリがその
最大アドレスに達するまでにイベントが生じず、かつ蓄
積されなければ、新たなデータの連続した蓄積により、
メモリは「ロール・オーバ（最大アドレスから最小アド
レスに戻る）」する。ひとたびロール・オーバすると、
イベントが取込みを終了させるまで、前に取込んだデー
タを新たなデータに書替える。そして、このイベント自
体もメモリに蓄積され、メモリがその最大アドレスに達
するまで、イベント後のデータを取込みかつ蓄積する。
よって、このイベントはメモリ記憶位置の中間に蓄積さ
れ、隣接したアドレスにてイベント付近のデータがクラ
スタ化される。

〔発明が解決しようとする問題点〕

従来のデータ取込み装置の欠点は、利用できるクラスタ
化が限定されていることである。単一イベントの付近で
クラスタ化されたデータのみが、取込みメモリの容量に
関係なく永続的に蓄積できる。いくつかのイベントの周
囲のデータを蓄積するには、データ取込み装置を各取込
みの後に連続的にリセットしなければならない。新たな
データを受けるのに充分高速に取込みメモリをクリアで
きない場合、いくつかの注目イベントが順次高速に生じ
ると、データを取込み損なってしまう。

従来のデータ取込み装置の第２の欠点は、イベント付近
のクラスタ化されたデータの不つり合な取込みである。
イベントは、任意の中間メモリ・アドレス、即ちメモリ
境界の近く又は離れているアドレスに蓄積できる。イベ
ント前にいくつかのデータ・サンプルを蓄積でき、その
後、より多くのデータ・サンプルを有効に蓄積できる。
前に取込んだデータの実際の値の上に、後から取込んだ
データを書込むので、問題が複雑となってしまう。

これら欠点を克服したデータ取込み装置は、多くのイベ
ント及びそれらのデータを取込み、永続的に蓄積できる
ように、取込みメモリ内のイベント及びデータのマルチ
・クラスタ化ができなければならない。また、このデー
タ取込み装置は、各イベントの前後のデータをできるだ
けつり合うように取り込まれなければならない。このつ
り合いにより、充分なデータを取込んで、被試験回路の
動作を解析できるようにするのを保証する。

したがって本発明の目的は、入力信号の特定組合せとし
て定義された注目イベントの付近でクラスタ化されたデ
ータを取込む改良されたデータ取込み装置の提供にあ
る。

本発明の他の目的は、限定された取込みメモリ内でデー
タ及びイベントをマルチ・クラスタ化するデータ取込み
装置の提供にある。

本発明の更に他の目的は、取込まれ、メモリ内に永続的
に蓄積されたいくつかのイベントの各々の付近のデータ
の取込みをつり合わせたデータ取込み装置の提供にあ
る。

本発明の他の目的は、市販のロジック回路を用いて、デ
ータ及びイベント用のアドレスを発生するメモリ・ポイ
ンタ回路を有するデータ取込み装置の提供にある。

〔問題点を解決するための手段及び作用〕

これら目的を達成するために、本発明は、メモリ・アド
レスを発生するアドレス発生手段と、このアドレス発生
手段を制御する制御手段とを具えている。制御手段は、
データ・サンプルを蓄積するために一連の繰返しアドレ
スを発生するようにアドレス発生手段を指示する。特定
のイベントが生じ、メモリに蓄積されるまで、この一連
の繰返しにより、これらアドレスに以前に書込まれたデ
ータを新たなデータに書替える。次に、各特定のイベン
トが蓄積された後のデータを蓄積するために、一連のア
ドレスの続きを発生するように、アドレス発生手段を指
示する。一連のアドレスの続きが完了すると、次の特定
のイベントの前に次の一連の繰返しアドレスを発生する
と共に、各特定のイベントの後に他の一連のアドレスの
続きを発生するように、制御手段はアドレス発生手段を
指示する。この技術により、メモリは、複数の特定イベ
ントと共に関連したデータを蓄積できる。

実施例においては、アドレス発生手段が複数のデジタル
・カウンタを含んでいる。ここで、第１カウンタは低位
アドレス・ビットを発生し、第２カウンタは高位アドレ
ス・ビットを発生する。制御手段はプログラマブル・ロ
ジック・アレイを含んでおり、各特定イベント前に繰返
しアドレス・シーケンスを発生し、各特定イベント後に
そのアドレス・シーケンスの続きを発生するようにデジ
タル・カウンタを制御する。

本発明の上述及び他の目的，特徴及び効果は添付図を参
照した以下の説明より一層明らかになろう。

〔実施例〕

データ取込み装置内のメモリ・ポインタの機能的概略第１図は、本発明によるデータ取込み装置(10)の一部分
のブロック図であり、本発明を実現するためのメモリ・
ポインタ回路(12)を含んでいる。データ取込み装置自体
は多くの要素を含んでいるが、メモリ・ポインタ回路(1
2)の機能を理解するのに必要な要素のみを図示し、以下
に説明する。

被解析回路又は装置からのターゲット情報（データ）
は、取込みバス(13)を介してデータ取込み装置(10)に供
給される。この情報は、アドレス信号，データ信号及び
制御信号を含んでいる。この情報は、バス(13)上で短期
間のみ有効なので、デジタル・ラッチ回路(14)によりこ
の情報を蓄積、即ちラッチする。このラッチ回路(14)
は、データ取込み装置(10)内の他の要素と共にシステム
・クロック発生器(16)によりクロックされる。

ラッチされた後、この情報を「解析」して、特定イベン
ト又は特定イベント・シーケンスが発生したかを判断す
る。ワード・リコグナイザ(18)は情報の組合せイベント
（特定のイベント）を認識し、ステート・マシーン(22)
はシーケンシャル・イベント（引続いて生じるイベント
の組合せ）を認識する。イベント認識の所望の形式は、
操作者が選択ロジック回路(24)により選択する。これら
要素(18)，(22)及び(24)がイベント検出手段となる。こ
れらの要素はマイクロプロセッサ(26)が従来方法で制御
するが、これら要素間の接続は図を簡潔にするため省略
する。（シーケンシャル又は組合せ）イベントを認識す
ると、ステート・マシーン(22)の出力端にあるイベント
・バス(28)にイベント信号が発生し、このイベント・バ
ス(28)によりイベント信号をメモリ・ポインタ回路(12)
に送る。

認識したイベント及びかかるイベントの前後に発生した
関連データを取込みメモリ(34)に蓄積するため、メモリ
・ポインタ回路(12)は取込みメモリ(34)用のメモリ・ア
ドレスを発生する。ラッチ回路(14)からのこれらイベン
ト及びデータは、各クロック信号毎に、ワード・リコグ
ナイザ(18)ばかりではなく、取込みメモリ(34)にも直接
供給される。これらイベント及びデータは、メモリ・ポ
インタ回路(12)がアドレス・バス(36)を介して供給した
アドレスが示す記憶位置に蓄積される。これらアドレス
は、ポインタ動作の２つのモード、即ち、レギュラ・モ
ード及びクラスタ・モードの一方において発生される。
レギュラ・モードでは、ポインタ回路(12)がデータをア
ドレス（記憶位置）に蓄積して、この蓄積したデータが
認識したイベントか否かを判断する。このデータが認識
したイベントでなければ、新たなアドレスを発生しな
い。現在のメモリ・アドレスが変化しなければ、ラッチ
回路(14)からの次のデータは、同じアドレスで前に蓄積
されたデータの上に書込まれる。データが認識されたイ
ベントならば、メモリ・アドレスは増分され、次のデー
タが新たなアドレスに蓄積される。よって、ポインタ回
路(12)がレギュラ・モードの際、認識されたイベントの
みが取込みメモリ(34)に蓄積される。

しかし、クラスタ・モードにおいて、データ及びイベン
トのクラスタが取込みメモリ(34)に蓄積される。まず、
メモリ・ポインタ回路(12)はアドレスの繰返しシーケン
スを発生して、各クロック・サイクル毎にデータを取込
みメモリ(34)内の「循環」バッファに蓄積する。これら
アドレスが繰返すにつれ、このバッファの前に取込んだ
データの上に新たなデータを書込み続ける。イベントが
蓄積され、認識されると、メモリ・ポインタはメモリの
新たな記憶場所に移動する。ポインタ回路(12)は、アド
レスのその後のシーケンスを発生し、取込みメモリ(34)
のストレイト・バッファにデータを蓄積する。上述のそ
の後のシーケンスが完了した後、ポインタ回路(12)は、
アドレスの他の繰返しシーケンスを発生し、次のイベン
トに対するデータを蓄積する。よって、このモードで
は、単一の取込みメモリ内でのイベント付近のデータの
マルチ・クラスタ化が可能になる。

いずれのモードにおいても、マイクロプロセッサ(26)が
アドレス・バス(38)及びデータ・バス(40)を介して蓄積
されたデータ及びイベントを読出せるし、解析のために
スクリーン上に表示できる。

回路説明メモリ・ポインタ回路(12)の回路構成を第２図に示し、
この回路の各素子の名称を表１に示す。勿論、本発明の
この実施例は、単に説明のために示したものであり、本
発明の要旨を限定することを意図するものではない。

第２図において、カウンタ(42)，(44)及び(46)は、取込
みメモリ(34)用のメモリ・アドレスを発生するアドレス
発生手段である。カウンタ(42)はアドレスの下位部分を
発生し、カウンタ(44)及び(46)はアドレスの上位部分を
発生する。これらアドレス・ビットはアドレス・バス(3
6)に一緒にリンクされている。以下に説明する如く、プ
ログラマブル・ロジック・アレイ（ＰＬＡ）(48)がこれ
らカウンタの動作を制御する制御手段になる。

カウンタ(42)は、その最大数15を通過して他の計数サイ
クルを開始する毎にロール・オーバするメモリ・アドレ
スの繰返しシーケンスを発生する。カウンタ(42)は、そ
のカウンタ・クロック入力端ＣＣＫに、アンド・オア・
インバータ・ゲート(52)からインバータ(53)を介してカ
ウンタ・クロック信号を受ける。カウンタ(42)がその最
大計数値に達して、次のクロック信号でロール・オーバ
しようとするとき、このカウンタ(42)は、リップル・キ
ャリー出力（ＲＣＯ）を発生して、ＰＬＡ(48)に供給す
る。ＰＬＡ(48)は、カウンタ(42)をイネーブル及びディ
スエーブルすると共に、その計数も零に同期的にクリア
できる。

カウンタ(44)及び(46)もゲート(52)からＣＣＫ信号を受
け、ＰＬＡ(48)によりイネーブル及びディスエーブルさ
れる。カウンタ(46)は、更にカウンタ(44)のクロック・
キャリー出力（ＣＣＯ）信号によりクォリファイされ
る。この信号を用いてこれら２つのカウンタを一緒にカ
スケード接続するので、カウンタ(44)が計数サイクリを
完了し、次のクロック信号にてロール・オーバしようと
するとき、カウンタ(46)が増分する。カウンタ(44)及び
(46)の両ＣＣＯもＰＬＡ(48)に供給して、いずれかのカ
ウンタがまさにロール・オーバしようとするとき信号を
発する。

ゲート(52)のＣＣＫ信号の信号源は、選択した動作モー
ドで決まる。クラスタ・モードにおいて、システム・ク
ロック発生器(16)がＣＣＫ信号を提供する。クロック発
生器(16)は、取込みメモリ(34)での蓄積のためにラッチ
回路(14)にデータをクロックするので、このクロック発
生器(16)は、カウンタ(42)，(44)及び(46)もクロックし
て、このデータ用のアドレスを発生する。レギュラ・モ
ードにおいて、イベント・バス(28)がＣＣＫ信号を発生
する。イベントが認識される毎に、バス(28)のイベント
信号がカウンタ(42)，(44)及び(46)をクロックして、こ
のイベント用のアドレスを発生する。

動作モードは、マイクロプロセッサ(26)へのコマンドで
選択し、このマイクロプロセッサ(26)はプログラミング
・バス(54)を介してポインタ回路(12)を制御する。この
バス(54)は、ゲート(52)に供給されるレジスタ／クラス
タ(REG/CLUST)信号を含んでいる。ここで、この信号は
第１アンド入力端にてイベント信号及びシステム・クロ
ック信号と組合され、また、インバータ(55)で反転され
て、第２アンド入力端にてシステム・クロック信号と組
合される。フリップ・フロップ（Ｆ／Ｆ）(56)にて、イ
ベント・バス(28)からのイベント信号自体をラッチし
て、その信号をゲート(52)に供給する。システム・クロ
ック信号は遅延線回路(58)を介してゲート(52)に供給
し、フリップ・フロップ(56)を介して遅延されたイベン
ト信号と一致させる。

ＰＬＡ(48)は、その入力端にて、カウンタ(42)，(44)及
び(46)の状態、選択された動作モード、システム・クロ
ック及びイベント信号の到達に関する通知を受ける。Ｐ
ＬＡ(48)は、更に２つの付加的信号、即ちプログラミン
グ・バス(54)のサイクル／非サイクル（Ｃ／ＮＣ）信号
及びＲＡＭ(62)からの取込みメモリ・フル（満杯）（Ａ
Ｆ）信号を受ける。ＡＦ信号は、取込みメモリ(34)が満
杯であり、データのこれ以上の蓄積は前に蓄積したデー
タを書替えてしまうことをＰＬＡに知らせる。Ｃ／ＮＣ
信号は、取込みメモリ(34)が満杯のとき、前にクラスタ
化したデータを「サイクル（循環）」するか、無効にす
るかをＰＬＡ(48)に伝える。ＲＡＭ(62)を用いて、取込
みメモリ(34)が満杯かを判断する。マイクロプロセッサ
(26)は、カウンタ(42)，(44)及び(46)が発生した第１ア
ドレスにてＲＡＭ(62)にロジック１を書込む。このアド
レスは、アドレス・バス(36)の分岐(63)を介してＲＡＭ
(62)に供給される。ＲＡＭ(62)の残りはロジック０を蓄
積している。カウンタ(42)，(44)及び(46)を増分して、
新たなアドレスを発生する毎に、システム・クロック発
生器(16)によりＲＡＭ(62)のデータをクロックし、ＰＬ
Ａ(48)はフリップ・フロップ(64)を介してそのデータを
ＡＦ信号として読出す。よって、取込みメモリが循環し
て、最初に発生されたアドレスに達するまで、ＡＦ信号
はロジック０であり、このアドレスにて、ＡＦ信号はロ
ジック１になる。ＰＬＡ(48)はこの信号を読出し、Ｃ／
ＮＣ信号がロジック０だと、「非サイクル」を要求し、
メモリ(34)が満杯になると取込みを終了する。一方、Ｃ
／ＮＣ信号が「サイクル」であると、ＰＬＡ(48)はＡＦ
信号を無視し、カウンタに新たなアドレスを発生するよ
うに指示して、前に取込んだデータを書替える。

ポインタ回路(12)は、この回路による信号伝搬遅延を一
致させるための多くの要素も含んでいる。遅延線回路(5
8)は、フリップ・フロップ(56)によるイベント信号(EVE
NT)の遅延を併せる他に、インバータ(68)及び(70)によ
って、ＰＬＡ(48)へのクロック信号（ＣＬＫ）の伝搬も
遅延させる。この遅延はカウンタ(42)，(44)及び(46)か
らの入力信号をイネーブルするので、システム・クロッ
クによりＰＬＡ(48)をクロックしてこれら入力信号を読
出す前に、これら入力信号が存在しかつ安定するように
する。

ポインタ回路(12)への他の入力信号には、リセット(RES
ET)信号及びプログラム・イネーブル（ＰＥ）信号もあ
る。リセット信号は、電源投入時又はハードウェア・リ
セット時に発生し、ＰＬＡ(48)及びカウンタ(42)，(4
4)，(46)を零の初期メモリ・アドレスに設定する。プロ
グラム・イネーブル信号は、カウンタを高インピーダン
ス状態にして、マイクロプロセッサ(26)がバス(36)のア
ドレスを取込みメモリ(34)に与え、かつバス(40)により
取込みメモリ(34)を読出せるようにする。

回路動作ＰＬＡ(48)がメモリ・ポインタ回路(12)の動作を制御す
るが、ＰＬＡ(48)の入出力信号を第３図に示す。これら
の信号は、その信号名の後に括弧で示したロジック状態
（Ｈは高でＬは低）において、アクティブである。例え
ば、低位カウンタのクリア出力信号(LCTRCL)は、ロジッ
ク状態が低でアクティブである。

一方、低位カウンタのイネーブル信号(LCTRENB)及び上
位カウンタのイネーブル信号(UCTRENB)は、ロジック状
態が高でアクティブである。他の出力信号ＥＵＴは、イ
ベントの発生を知らせる信号であり、ＣＢＵＦは循環バ
ッファにデータが蓄積されたことを示す信号である。

クラスタ・モード第４図〜第６図は、ポインタ回路(12)がクラスタ・モー
ドの際のＰＬＡ(48)の状態図、出力図及びメモリ図を夫
々示す。クロック発生器(16)は、このモードで、カウン
タ(42)，(44)及び(46)にカウンタ・クロック信号を供給
すると共にいずれのモードでも、ポインタ回路(12)の残
りの部分にクロック信号を供給する。

電源投入時、又はハードウェア・リセット時に、ＰＬＡ
(48)は状態１になる。最下位カウンタであるカウンタ(4
2)は、各クロック・サイクル毎に計数し、アドレス・シ
ーケンスを発生して、各16クロック・サイクルを繰返
す。カウンタ(44)及び(46)はイネーブルされない。この
シーケンスの第１行程にてイベントが生じないと、ＲＣ
Ｏ信号が出力されて（カウンタが次のクロック・サイク
ルでロール・オーバする準備ができたことを示し）、Ｐ
ＬＡ(48)は状態３に移る。この点にて、アドレス・シー
ケンスは、各クロック・サイクル毎に１サンプルで、16
個のデータ・サンプルを取込みメモリ(34)内に蓄積す
る。しかし、カウンタ(42)がシーケンスの第１パスを完
了する前にイベントが生じ、蓄積されると、ＰＬＡ(48)
は状態２に移る。第３の可能性も存在する。すなわち、
カウンタがその最大アドレスを発生し、ＲＣＯ信号が出
力されるときに、イベントが生じ、蓄積されると、ＰＬ
Ａ(48)は、状態４に直接移る。

状態３において、カウンタは再びシーケンスを通過し、
イベントの発生を待って、データ・サンプルを前に取込
んだデータの上に書込む。カウンタが再びロール・オー
バすると、状態５に移り、シーケンスを繰返す。次に、
イベントが生じるまで、カウンタは状態３及び５の間で
変化し続ける。イベントが生じると、ＰＬＡ(48)は状態
３又は５から状態４に移る。この過程において、勿論、
イベント及びこのイベントに先立つ15個のデータ・サン
プルは、メモリ内の循環バッファに蓄積され、イベント
は同様にシーケンスの中間アドレスに蓄積される。

上述の如く、状態２に移ると、イベント及びそのイベン
ト以前の15個未満のデータ・サンプルがメモリ(34)に蓄
積される。カウンタ(42)は、アドレスを発生し続け、シ
ーケンスの第１パスを完了し、イベント後に生じたデー
タ・サンプルを蓄積する。このパスが完了すると、ＲＣ
Ｏ信号を出力し、ＰＬＡ(48)は状態２から状態４に移
る。

状態４において、ＰＬＡ(48)は上位カウンタ(44)及び(4
6)を次のシステム・クロック信号にて増分するので、こ
れらカウンタはカウンタ(42)と協同して、アドレスの新
たなシーケンスを発生する。16個のアドレスのこの後続
のシーケンスは、イベント後に生じたデータ・サンプル
をメモリ(34)内のストレイト・バッファに蓄積する。Ｒ
ＣＯ信号が再び出力して、後続シーケンスの完了を示す
まで、ＰＬＡ(48)は状態４に留まる。次に、ＰＬＡ(48)
は状態１に戻り、アドレスの他の繰返しシーケンスを発
生する。この過程において、上位カウンタが再び増分さ
れて、後続シーケンスの後の新たなシーケンスを発生す
る。

第５図は、各ＰＬＡ状態にてカウンタを操作するために
ＰＬＡ出力信号が発生するときを示す。例えば状態１に
おいて、ＲＣＯ信号及びEVENT信号が存在すれば、UCTRE
NB信号が上位カウンタをイネーブルし、ＰＬＡ(48)が直
接状態４に移る。イベントが生じ、後続の一連のアドレ
スが発生する。次にカウンタ(44)は、次のクロック信号
にて増分する。また、カウンタ(44)がロール・オーバ
し、ＣＣＯ信号が出力すると、カウンタ(46)も増分す
る。状態２において、繰返しシーケンスを会して第１パ
スが完了した際に、ＲＣＯ信号が出力すると、UCTRENB
信号が上位カウンタ(44)及び(46)をイネーブルする。再
び、ＰＬＡ(48)は状態４に移る。状態３及び５におい
て、イベントが生じ蓄積されると、UCTRENB信号が上位
カウンタをイネーブルし、LCTRCLR信号が下位カウンタ
(42)をクリアして、ＰＬＡ(48)は状態４に移る。カウン
タ(42)をクリアして、上述のイベント・アドレス以上の
アドレスのシーケンスとして、前に蓄積されたデータ・
サンプルを保護する。そうでなければ、このデータは、
このイベントに続くデータにより書替えられてしまう。
カウンタ(44)及び(46)を増分し、カウンタ(42)をクリア
することにより、アドレスの次のシーケンスが異なる記
憶位置で開始する。状態４において、ＲＣＯ信号が出力
されて、カウンタ(42)が次のクロック・サイクルでロー
ル・オーバし、アドレスの後続のシーケンスを完了する
ことを示すと、上位カウンタはUCTRENB信号により再び
イネーブルされて、増分する。

ＰＬＡ(48)の状態２において、２つの特別な場合、即
ち、カウンタ(42)が１度ロール・オーバする前にイベン
トが生じる場合と、２つのイベントが分離して16未満の
クロック・サイクル（したがってデータ・サンプル）間
に生じる場合とを扱う。第１の場合において、ＰＬＡ(4
8)は状態２に移り、イベントを蓄積し、そして状態４に
移る前にそのシーケンスを完了する。第２の場合におい
て、ＰＬＡ(48)は状態４から状態２に移り、第１イベン
トに続くアドレス・シーケンスを完了し、状態４に戻っ
て、第２イベントに続くアドレスの第２の分離したシー
ケンスを発生する。

第６図は、データ・サンプルをメモリ(34)に蓄積した状
態でのＰＬＡ(48)の動作を示すメモリ図である。アドレ
ス０から始まり、ＰＬＡ(48)は状態１であり、カウンタ
(42)はアドレスの下位ビットを発生し始めて、データ・
サンプルを蓄積する。しかし、カウンタがシーケンスを
１度通過する前に、イベントが発生し、蓄積される。こ
れに応答してＰＬＡ(48)は状態２に移り、アドレスのシ
ーケンスを完了して、イベント後に生じたデータを蓄積
する。カウンタ(42)のＲＣＯ信号が出力され、カウンタ
(44)を増分すると共にカウンタ(42)を他のシーケンスで
動作させることによって、16個のアドレスの後続のシー
ケンスを発生するようにＰＬＡ(48)は状態２から状態４
に移る。

次に、ＰＬＡ(48)は、次のクロック・サイクルで再び増
分するように上位カウンタ(44)及び(46)をイネーブルす
ると共に、アドレスの他の繰返しシーケンスを発生する
ように状態１に戻る。ＲＣＯ信号が発生する以前のこの
時、何らイベントは発生せず、ＰＬＡ(48)は状態３に移
る。ここから、イベントが生じ、現在のシーケンスの途
中で蓄積されるまで、ＰＬＡ(48)は状態５及び３間を移
動する。次に、ＰＬＡ(48)はアドレスを次のシーケンス
にジャンプさせて、カウンタ(44)を増分すると共に、カ
ウンタ(42)をクリアすることにより、前のイベント・デ
ータを保護する。現在、ＰＬＡ(48)は状態４であり、ア
ドレスを発生して、イベント後に生じたデータを蓄積す
る。

第１イベントに続くシーケンスの16個のアドレスが発生
し、ＰＬＡが状態２に移る前に、第２イベントが発生す
る。ここで、第１後続シーケンスが完了し、状態４に戻
って、第２イベント用の第２後続シーケンスを発生す
る。第２後続シーケンスが完了すると、ＰＬＡ(48)は状
態１に戻り、この過程において再び上位カウンタを増分
させる。

取込みメモリ(34)が満杯になるまで、データ及びイベン
トを取込みかつ蓄積する処理を持続する。この点にて、
ＡＦ信号を出力し、ＰＬＡ(48)は取込みメモリ(34)によ
る第２サイクルを開始するか、又は現在のデータを観察
するまで停止するかを決定する。この決定は、プログラ
ミング・バス(54)のＣ／ＮＣ信号の状態により制御す
る。

メモリに蓄積されたデータが、イベントの前及び後のど
ちらでそのメモリに蓄積されたかを、CBUF信号及びEVEN
T信号のロジック状態からマイクロプロセッサ(26)が判
断する。第１及び第２図において、これら信号はデータ
・バス(72)によりメモリ(34)に供給され、データ及びイ
ベントと共に供給される。これら２つの信号により、マ
イクロプロセッサ(26)は、イベント・アドレスよりも高
位のアドレスに蓄積されたデータが先立つデータか、又
は後続データかを識別できるので、どこからデータの読
出しを開始するかを判断できる。例えば、カウンタ(42)
が繰返しシーケンスの１パスを行ない、イベントが生じ
ると共に蓄積されると、そのシーケンスの高位アドレス
内のデータは、先立つデータである。EVENT及びCBUF信
号が共に高ロジック状態であり、メモリ内が循環バッフ
ァであることを示す。マイクロプロセッサ(26)は、その
イベントよりも上のアドレス、そして、そのイベントよ
りも低いアドレスの「付近」で、読出しを開始する。CB
UF信号が出力されていないと、データをメモリ内のスト
レイト・バッファに蓄積し、マイクロプロセッサ(26)は
増分するアドレス順にデータを読出す。

レギュラ・モードレギュラ・モードにおいて、イベント・バス(28)からの
イベント信号は、カウンタ(42)，(44)及び(46)へのＣＣ
Ｋ信号である。イベントが検出される毎に、そのイベン
トは蓄積され、カウンタが増分する。イベント以外のデ
ータが検出されると、イベントが生じて蓄積されるま
で、新たなアドレスが発生せず、データは連続的に重ね
書きされる。ついに、各イベントの前後に生じた関連デ
ータではなく、イベントにより取込みメモリ(34)が満杯
になる。

このモードにおいて、ＰＬＡ(48)は、カウンタ(42)，(4
4)及び(46)をカスケード接続し、低位カウンタがその最
大計数値に達すると、次のＣＣＫ信号により増分するよ
うに上位カウンタをイネーブルする。

好適な実施例により本発明の原理を図示し、かつ説明し
たが、本発明の要旨を逸脱することなく種々の変更が可
能なことが明らかであろう。例えば、ここで示した回路
は、集積回路で実現してもよい。また、カウンタは、直
列の如く順次である必要のないアドレス・パターンを発
生する等価回路と置換できる。

〔発明の効果〕

本発明によれば、所定イベント検出時点までの下位アド
レス・シーケンスに相当するアドレスには、所定イベン
ト及びそれ以前のデータが蓄積され、所定イベント検出
時点後の下位アドレス・シーケンスに相当するアドレス
には、所定イベント後のデータが蓄積されるので、取込
みメモリには所定イベントを中心とした２回分の下位ア
ドレス・シーケンスに相当するデータが蓄積される。通
常は、下位アドレス・シーケンスの間に所定イベントを
検出することは少ないので、大抵の場合、各所定イベン
ト及びその周辺のデータの取込みの際には、所定イベン
トを中心アドレスに蓄積できる。また、最初の下位アド
レス・シーケンスの間に所定イベントを検出した場合
は、所定イベントは中心アドレスには蓄積されないが、
無効データを含むことなく、所定イベント及び周辺のデ
ータから成る２回分の下位アドレス・シーケンスに相当
するデータを蓄積できる。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は第１図の一部であるメモリ・ポインタ回路の回路図、
第３図は第２図の一部の入出力信号を示す図、第４図，
第５図及び第６図は夫々本発明の動作を説明する状態
図，第３図の出力図及びメモリ図である。図において、(18)，(22)及び(24)はイベント検出手段、
(34)は取込みメモリ、(42)，(44)及び(46)はアドレス発
生手段、(48)は制御手段である。

Claims

【特許請求の範囲】

【請求項１】入力データから各所定イベントを検出する
イベント検出手段と、上記入力データを蓄積する取込みメモリと、該取込みメモリに上記データを蓄積するためのアドレス
信号の夫々下位アドレス・シーケンス及び上位アドレス
・シーケンスを発生する第１及び第２アドレス・カウン
タを有するアドレス発生手段と、各所定イベントに関して、上記第１アドレス・カウンタ
が発生する最初の下位アドレス・シーケンスの間に上記
所定イベントが検出された場合は、上記最初の下位アド
レス・シーケンスを完了させた後に、上記第２アドレス
・カウンタの値を増加させて、上記第１アドレス・カウ
ンタが次の下位アドレス・シーケンスを発生するように
上記アドレス発生手段を制御し、上記第１アドレス・カ
ウンタが発生する最初の下位アドレス・シーケンスの間
に上記所定イベントが検出されない場合は、上記所定イ
ベントが検出されるまで、上記第１アドレス・カウンタ
が上記下位アドレス・シーケンスの発生を繰り返し、次
に上記第２アドレス・カウンタの値を増加させて、上記
第１アドレス・カウンタが次の下位アドレス・シーケン
スを発生するように上記アドレス発生手段を制御する制
御手段とを具えることを特徴とするデータ取込み装置。