DE4042262A1 - Verfahren zur analyse der funktionsweise von digitalen schaltungen - Google Patents
Verfahren zur analyse der funktionsweise von digitalen schaltungenInfo
- Publication number
- DE4042262A1 DE4042262A1 DE19904042262 DE4042262A DE4042262A1 DE 4042262 A1 DE4042262 A1 DE 4042262A1 DE 19904042262 DE19904042262 DE 19904042262 DE 4042262 A DE4042262 A DE 4042262A DE 4042262 A1 DE4042262 A1 DE 4042262A1
- Authority
- DE
- Germany
- Prior art keywords
- memory
- history
- written
- delay circuit
- trace
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
Die Erfindung betrifft ein Verfahren zur Analyse der
Funktionsweise von digitalen Schaltungen nach dem
Oberbegriff des Patentanspruch 1, welches vorzugsweise in
Logikanalysatoren Anwendung finden kann.
In zunehmendem Maße werden digitale Schaltungen durch den
immer höher werdende Integrationsgrad digitaler Schaltkreise
komplexer. Gleichzeitig steigen die Anforderungen
an die Zuverlässigkeit und die Fehlertoleranz, so daß an
die notwendigen Prüf- und Testgeräte immer höhere
Anforderungen gestellt werden. Um den steigenden
Anforderungen gerecht zu werden, werden heute Logikanalysatoren
und In-Circuit-Emulatoren eingesetzt. Im
Weiteren soll von bekannten Verfahren zur Analyse der
Funktionsweise von digitalen Schaltungen die Rede sein.
Diese werden in Logikanalysatoren allgemein, und in
Logikanalysatoren, die in In-Circuit-Emulatoren oder
Entwicklungssysteme integriert sind, angewandt.
Logikanalysatoren werden eingesetzt, um die Arbeitsweise
von digitalen Schaltungen und digitalen Schaltkreisen,
insbesondere von Mikroprozessoren im eingebauten Zustand,
zu analysieren, ohne dabei deren Echtzeitverhalten zu
beeinträchtigen.
Dabei werden die Abtastwerte mehrerer Datenleitungen zu
bestimmten Abtastzeitpunkten, von einer Triggereinrichtung
gesteuert, in eine Speichereinrichtung
geschrieben. Bei Mikroprozessoren können dies
beispielsweise Adreßbus, Datenbus und Steuerbus sein.
Geeignete Abtastzeitpunkte für Aufzeichnung des
Adreßbusses eines Mikroprozessorsystemes sind
beispielsweise der Zeitpunkt des Read-, Write-Strobes
oder des Op-Code-Fetch.
Der Inhalt dieser Speichereinrichtung wird dann in
geeigneter Weise auf eine Anzeigeeinheit, beispielsweise
auf eine Kathodenstrahlröhre, gegeben.
Bei bekannten Ausführungsbeispielen von Logikanalysatoren
können mit einer Triggereinrichtung komplexe Triggerbedingungen
definiert werden, bei deren Eintreten die
Aufzeichnung der Datenleitungen gestartet bzw. gestoppt
werden kann.
Eine komplexe Triggerbedingung kann ein einmaliges oder
mehrmaliges Übereinstimmen der überwachten Datenleitungen
mit vordefinierten Mustern sein. Bei der Analyse von
Mikroprozessorsystemen könnte ein sinnvolles Ereignis
beispielsweise das Auftreten eines Interrupts sein.
Ein Ereignis im Sinne des Patentanspruch 1 soll im
Folgenden der Abtastwert der überwachten Datenleitungen
zu beliebigen Abtastzeitpunkten (z. B. Op-Code Fetch) bei
Eintreten einer vordefinierten Triggerbedingung sein.
Das Eintreten dieser eingestellten Triggerbedingung soll
als Triggerereignis bezeichnet werden.
Bei den bekannten Ausführungsbeispielen sind
beispielsweise folgende Aufzeichnungsmodi üblich:
Sie heißen Pre-, Post- oder Center-Trigger oder Trace. Im Pretrace Modus ist während der Testsitzung die Aufzeichnung der Datenleitungen aktiv und der Speicher des Logikanalysators wird zyklisch immer wieder vollgeschrieben. Bei Eintreten des Triggerereignisses wird die Aufzeichnung gestoppt. Im Speicher steht die Vorgeschichte bis zum Ereignis.
Sie heißen Pre-, Post- oder Center-Trigger oder Trace. Im Pretrace Modus ist während der Testsitzung die Aufzeichnung der Datenleitungen aktiv und der Speicher des Logikanalysators wird zyklisch immer wieder vollgeschrieben. Bei Eintreten des Triggerereignisses wird die Aufzeichnung gestoppt. Im Speicher steht die Vorgeschichte bis zum Ereignis.
Im Posttrace Modus ist während der Testsitzung die
Aufzeichnung zunächst gestoppt. Bei Eintreten des
Triggerereignisses wird die Aufzeichnung gestartet und
nach einer wählbaren Anzahl von Aufzeichnungszyklen
wieder gestoppt. Im Speicher steht jeweils und eine
einstellbare Nachgeschichte nach dem Ereignis.
Der Centertrace Modus ist eine Mischung aus beiden o. g.
Modi. Die Aufzeichnung der Datenleitungen ist zunächst
aktiv, und der Speicher des Analysators wird zyklisch
beschrieben. Die Aufzeichnung wird nach einer einstellbaren
Anzahl von Aufzeichnungszyklen nach dem Eintreten
des Triggerereignisses gestoppt.
Im Speicher des Analysators steht die Vorgeschichte, das
Ereignis selbst und die Nachgeschichte.
Nachteilig bei den o. g. Ausführungsbeispielen ist, daß
Pre- und Centertrace Modus bei Aufzeichnung eines
einzigen Ereignisses den ganzen Aufzeichnungsspeicher
belegen. Denn sehr oft interessieren nur einige wenige
Zyklen Vorgeschichte zuzüglich zum Ereignis selbst.
Beispielsweise bei der Analyse des Programmablaufes von
Mikroprozessorsystemen ist es von Interesse, wann bzw.
von wo aus im Programm eine Funktion aufgerufen wurde.
Der Aufruf der Funktion ist hier beispielsweise das
Ereignis. Einige Zyklen Vorgeschichte würden nun
ausreichend um die aufrufende Funktion zu identifizieren.
Bei den bekannten Pre- und Centertrace Modi stünden in
diesem Fall, außer des Funktionsaufrufes und einigen
Zyklen Vorgeschichte, hauptsächlich für den Anwender
wertlose Daten im Speicher. Der vorhandene Speicher wird
im Pre- und Centertrace-Modus schlecht genutzt.
Die Aufgabe der Erfindung ist es nun, diesen Nachteil zu
vermeiden. Durch das erfindungsgemäße Verfahren soll
erreicht werden, daß der zur Verfügung stehende
Speicher besser genutzt wird, und gleichzeitig die
maximale Aufzeichnungsdauer vergrößert wird. Das
erfindungsgemäße Verfahren soll dem Anwender ermöglichen
hauptsächlich die ihn interessierenden Daten
aufzuzeichnen. Da üblicherweise viele Datenleitungen (bis
zu 120) aufgezeichnet werden und die verwendeten Speicher
schnell sein müssen, ist eine optimale Ausnutzung des
Tracespeichers sehr wünschenswert.
Die Aufgabe wird durch das in Patentanspruch 1
dargestellte Verfahren gelöst.
Es zeigt
Fig. 1 einen erfindungsgemäßen Speichereintrag gemäß
Anspruch 2 und Anspruch 3,
Fig. 2 ein Blockschaltbild eines Ausführungsbeispieles
einer Vorrichtung zur Durchführung des erfindungsgemäßen
Verfahrens nach Anspruch 1,
Fig. 3 ein Blockschaltbild des bevorzugten
Ausführungsbeispieles einer Vorrichtung zur Durchführung
des erfindungsgemäßen Verfahrens nach Anspruch 1,
Fig. 4 Blockschaltbild eines vorteilhaften
Ausführungsbeispieles einer Vorrichtung zur Durchführung
des erfindungsgemäßen Verfahrens nach Anspruch 1.
Weitere vorteilhafte Ausführungsbeispiele ergeben sich
aus den Unteransprüchen.
Im folgenden wird das erfindungsgemäße Verfahren nach
Anspruch 1 beschrieben.
Erfindungsgemäß werden jeweils n-Zyklen Vorgeschichte (V)
oder n Zyklen Vorgeschichte (V) und m-Zyklen
Nachgeschichte (N) zusätzlich zu jedem Ereignis (E) in
eine Speichereinrichtung geschrieben, wobei die Länge der
zusätzlich zum Ereignis (E) selbst aufgezeichneten
Vorgeschichte (V) und Nachgeschichte (N) konstant, aber
vorzugsweise auch beliebig ist.
Es werden im erfindungsgemäßen Verfahren nach
Patentanspruch 1 beliebig viele Ereignisse (E) jeweils
mit beliebiger Vorgeschichte (V) oder mit beliebiger
Vorgeschichte (V) und beliebiger Nachgeschichte (N) in
Echtzeit in eine Speichereinrichtung gespeichert.
Die Anzahl der in Echtzeit lückenlos aufzeichenbaren
Speichereinträge gemäß Fig. 1 ist nur von der
physikalischen Größe des Speichers begrenzt.
Vorgeschichte (V) im Sinne der Erfindung sind Abtastwerte
der zu überwachenden Datenleitungen zu beliebigen
Abtastzeitpunkten zeitlich vor dem Triggerereignis.
Nachgeschichte (N) im Sinne der Erfindung sind
Abtastwerte der zu überwachenden Datenleitungen zu
beliebigen Zeitpunkten zeitlich nach dem Triggerereignis.
Der Anwender hat die Möglichkeit vor jedem Testdurchlauf
die Länge der Vorgeschichte oder der Vor- und
Nachgeschichte selbst zu bestimmen.
Die Erfindung bietet dem Anwender zusätzlich den Vorteil,
daß er nicht genau auf das ihn interessierende Ereignis
triggern muß. Es genügt beispielsweise auf ein zeitlich
benachbartes Ereignis zu triggern, um das gewünschte
Ereignis aufzuzeichnen. Erfindungsgemäß kann das
interessierende Ereignis zeitlich vor dem Ergebnis, auf
das getriggert wird, liegen. In vielen Fällen kann dies
eine wesentliche Vereinfachung der Bedienung
bedeuten. Ist die Fehlerbedingung nicht exakt bekannt,
oder mit der vorhandenen Triggerlogik nicht zu
qualifizieren, kann in herkömmlicher Weise nicht auf den
Fehler getriggert werden. Mit dem erfindungsgemäßen
Verfahren ist es durch geschickte Wahl des Zeitfensters
möglich, auch diese Ereignisse aufzuzeichnen.
Ein weiterer Vorteil der Erfindung ist, daß durch die
erfindungsgemäße mehrfache Pre- und Centertrace
Aufzeichnung auch sporadisch auftretende Fehler leichter
aufgespürt werden können.
Weitere Vorteile der Erfindung ergeben sich bei der
sog. Performanceanalyse, welche bei der Analyse von
Mikroprozessorsystemen zunehmends an Bedeutung gewinnt.
In einer vorteilhaften Weiterbildung der Erfindung können
aus den erfindungsgemäßen Speichereinträgen mittels
Software die Ausführungszeit von Funktionen in
Abhängigkeit von der aufrufenden Funktion ermittelt
werden. In einer weiteren vorteilhaften Weiterbildung der
Erfindung kann mittels Software aus den erfindungsgemäßen
Speichereinträgen der Programmverlauf exakt rekonstruiert
werden und dargestellt werden.
In einer weiteren vorteilhaften Weiterbildung der
Erfindung kann das Clocksignal (4), (21), (33) zusätzlich
von einer Qualifizierlogik gesteuert werden, um
unerwünschte Speichereinträge auszublenden. Dadurch kann
der zur Verfügung stehende Speicher noch besser genutzt
werden.
Weitere vorteilhafte Weiterbildungen des
erfindungsgemäßen Verfahrens ergeben sich aus den
Ansprüchen 11-14. Durch die Realisierung der Hardware
mit Logikbausteinen beispielsweise der Firma Xilinxs, bei
denen die logische Verknüpfung flüchtig ist und beim
Power/Up neu geladen werden muß, kann durch Ausnützung
dieses "Nachteils" erreicht werden, daß die
Logikbausteine im eingebauten Zustand umprogrammiert
werden können. Für die Anwendung in einem Logikanalyser
ergibt sich der Vorteil, daß mit der selben Hardware
mehrere Prozessoren unterstützt werden können.
Die Schaltungsanordnung nach Anspruch 10 läßt sich
ebenfalls vorteilhaft entsprechend Anspruch 13 und 14
realisieren. Die variable Pre- und Post-Länge läßt sich
vorteilhaft durch Umprogrammierung der Logikbausteine
realisieren.
Die Erfindung wird nun anhand eines Ausführungsbeispieles,
das in Fig. 2 dargestellt ist, näher
beschrieben.
Die zu analysierenden Datenleitungen (1) sind mit einer
digitalen Verzögerungseinheit (2) verbunden. Mit jedem
Aktivwerden des Clocksignales (4) wird der Zustand der
zu überwachenden Datenleitungen in die digitale
Verzögerungseinheit (2) geschrieben. Die Ablaufsteuerung
(5) kontrolliert die Anzahl der zwischengespeicherten
Zustände und hält sie konstant auf den Wert des
eingestellten Pretrace-Wertes, indem sie beispielsweise
durch Auswertung des Clocksignals (4) die Anzahl der
Einträge bestimmt, mit dem Pretrace-Wert vergleicht und
bei Gleichheit mit jedem Aktivwerden des Clocksignals
zwar einen neuen Zustand speichert, aber gleichzeitig den
ältesten Zustand ausliest.
Solange die Triggerleitung (7) inaktiv ist, werden Daten
zwar in die digitale Verzögerungseinheit geschrieben und
auch ausgelesen, aber nicht in den Speicher (6)
geschrieben.
Wird die digitale Verzögerungseinheit (2) beispielsweise
durch einen Ringpuffer nach Anspruch 9 ausgeführt, muß
die Ablaufsteuerung (5) nicht die Anzahl der
zwischengespeicherten Daten tatsächlich konstant halten,
sondern erreicht den selben Effekt bekannterweise durch
Adressierung des Schreib- und Lesezeigers.
Bei Auftreten eines Triggersignals (7) aktiviert die
Ablaufsteuerung die Aufzeichnung in den Speicher (6).
Mit dem Clocksignal (4) werden Zustände beginnend mit dem
ältesten zwischengespeicherten Zustand aus der digitalen
Verzögerungseinheit (2) in den Speicher (6) geschrieben.
Die Aufzeichnung in den Speicher wird durch die
Ablaufsteuerung solange aktiviert, bis die eingestellte
Vorgeschichte, das Ereignis und die eingestellte
Nachgeschichte in den Speicher (6) geschrieben worden
ist.
Jetzt stoppt die Ablaufsteuerung (5) die Aufzeichnung in
den Speicher (6) wieder, während Daten wie beschrieben
in die Verzögerungseinheit geschrieben werden.
Wird die Triggerleitung wieder aktiv, wird
erfindungsgemäß ein neues Ereignis im Pre- oder
Centertrace Modus in den Speicher geschrieben.
Im Folgenden wird das bevorzugte Ausführungsbeispiel
beschrieben.
Die in Fig. 3 beschriebene Schaltung eignet sich zur Aufzeichnung von 8 Datenleitungen. Werden mehr als 8 Datenleitungen überwacht, müssen mehrere der Funktionseinheiten FIFO-Speicher (10) und Speicher (11) parallel geschaltet werden. Die 8 zu überwachenden Datenleitungen (12) gehen auf den Eingang des FIFO-Speichers (10).
Die in Fig. 3 beschriebene Schaltung eignet sich zur Aufzeichnung von 8 Datenleitungen. Werden mehr als 8 Datenleitungen überwacht, müssen mehrere der Funktionseinheiten FIFO-Speicher (10) und Speicher (11) parallel geschaltet werden. Die 8 zu überwachenden Datenleitungen (12) gehen auf den Eingang des FIFO-Speichers (10).
Mit jedem Clocksignal (21) werden Abtastwerte der
Datenleitungen (12) in den FIFO-Speicher (10)
geschrieben. Mit jedem Eintrag wird der Up/Down-Zähler
(20) inkrementiert. Der Zählerstand wird mit einem
Komparator (21) mit der eingestellten Prelänge (22)
verglichen. Enthält das FIFO mehr Einträge als die
eingestellte Pre-Länge, wird über Gatter (18) die
FIFOout-Leitung (19) betätigt und ein Datum wird
ausgelesen ohne aber in den Speicher (11) geschrieben zu
werden. Gleichzeitig wird der Zähler (20) dekrementiert.
Die Triggerleitung (13) ist auf den Set-Eingang des Flip-Flop
(14) und gleichzeitig auf den Eingang einer
Verzögerungseinheit (15) geführt, deren Länge variabel
einstellbar ist. Mit der Verzögerungseinheit (15) wird
die gewünschte Posttrace-Länge (23) eingestellt.
Tritt ein Triggerpuls auf, wird über Flip-Flop (14) und
Gatter (16) die Aufzeichnung in den Speicher (11)
aktiviert. Gleichzeitig beginnt der Triggerpuls durch die
Verzögerungseinheit (15) zu laufen.
Der Ausgang des Gatter (16) ist mit den Enable-Eingang
(17) des Speicher (11) und mit einem Eingang von Gatter
(18) verbunden. Über Gatter (18) wird die FIFOout-Leitung
(19) des FIFO-Speicher (10) betätigt.
Die sich im FIFO-Speicher befindlichen Daten werden mit
jedem Aktivwerden des Clocksignals (21) aus dem FIFO-Speicher
(10) in den Speicher (11) geschrieben.
Die Aufzeichnung der aus dem FIFO-Speicher (10)
ausgelesenen Daten in den Speicher (11) bleibt solange
aktiv, bis das Triggersignal (13) durch die Verzögerungseinheit
(15) und den FIFO-Speicher (10) durchgelaufen
ist. Die Verzögerungseinheit (15) kann beispielsweise
durch einen Zähler, der auf die Länge der gewünschten
Nachgeschichte gesetzt wird und mit jedem Clockzyklus
dekrementiert wird, ausgeführt werden.
Fig. 4 zeigt ein vorteilhaftes Ausführungsbeispiel des
erfindungsgemäßen Verfahren nach Anspruch 1 entsprechend
des Patentanspruches 10.
Die aufzuzeichnenden Datenleitungen (32) werden gesteuert
von einer Ablaufsteuerung (30) in einen Halbleiterspeicher
(31) geschrieben. Die Clockleitung (33) bestimmt
den Abtastzeitpunkt der Datenleitungen. Die Ablaufsteuerung
(30) erzeugt die Adressen unter denen die Daten
in den Speicher (31) geschrieben werden, und teilt den
Speicher (31) in virtuelle Speicherseiten konstanter oder
variabler Länge. Die Größe der virtuellen Speicherseiten
kann vorzugsweise die Summe aus Pre-Länge Ereignis und
Post-Länge sein.
Ist die Triggerleitung (34) inaktiv, werden die Datenleitungen
(32) mit jedem Clocksignal (33) in die aktuelle
Speicherseite geschrieben. Ist die aktuelle Speicherseite
voll, wird sie zyklisch überschrieben.
Wird die Triggerleitung (34) aktiv, werden das Ereignis
und dann noch die gewünschte Anzahl der Post-Zyklen in
die aktuelle Speicherseite geschrieben. Dann aktiviert
die Ablaufsteuerung (30) die nächste Speicherseite, die
nun die aktuelle Speicherseite ist und nun zyklisch
beschrieben wird.
Wird die Triggerleitung (34) wieder aktiv, aktiviert die
Ablaufsteuerung wiederum die nächste virtuelle Seite,
nachdem, wie vorher beschrieben, die gewünschte Anzahl
der Post-Zyklen in die aktuelle Speicherseite geschrieben
worden ist.
Claims (14)
1. Verfahren zur Analyse der Funktionsweise von digitalen
Schaltkreisen, bei dem Abtastwerte mehrerer Datenleitungen
zu bestimmten Abtastzeitpunkten in eine
Speichereinrichtung geschrieben werden und auf einem
Bildschirm darstellbar sind, dadurch gekennzeichnet, daß
beliebig viele Ereignisse gesteuert von einer
Triggereinheit jeweils mit ihrer Vorgeschichte (Pretrace)
oder mit ihrer Vorgeschichte und Nachgeschichte
(Centertrace) in eine Speichereinrichtung geschrieben
werden, und daß die Länge der Vorgeschichte und/oder der
Nachgeschichte beliebig ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die aufgezeichneten Ereignisse entsprechend Fig. 1 in eine
Speichereinrichtung geschrieben werden.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die aufgezeichneten Ereignisse entsprechend Fig. 1 auf
eine Anzeigeeinheit gegeben werden.
4. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, dadurch gekennzeichnet, daß eine digitale
Verzögerungsschaltung (2) angeordnet wird, in das die
aufzuzeichnenden Daten gesteuert von einer
Ablaufsteuerung (5) geschrieben und wieder ausgelesen
werden, bevor sie in die Speichereinrichtung (6)
geschrieben werden.
5. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, gemäß Anspruch 4, dadurch gekennzeichnet, daß
die digitale Verzögerungsschaltung (2) eine variable
Länge hat.
6. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, gemäß Anspruch 4, dadurch gekennzeichnet,
daß die digitale Verzögerungsschaltung (2) durch einen
FIFO-Speicher ausgeführt wird.
7. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, gemäß Anspruch 4, dadurch gekennzeichnet,
daß die digitale Verzögerungsschaltung (2) durch parallel
geschaltete Schieberegister ausgeführt ist.
8. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, gemäß Anspruch 4, dadurch gekennzeichnet,
daß die digitale Verzögerungsschaltung (2) durch ein CCD
(Charge Coupled Device) ausgeführt ist.
9. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, gemäß Anspruch 4, dadurch gekennzeichnet, daß
die digitale Verzögerungsschaltung (2) aus einem
Ringpuffer besteht, in dem gleichzeitig Daten geschrieben
und ausgelesen werden können.
10. Vorrichtung zur Durchführung des Verfahrens nach
Anspruch 1, dadurch gekennzeichnet, daß eine Ablaufsteuerung
(30) angeordnet wird, die den Speicher (31) in
virtuelle Seiten beliebiger Länge unterteilt und nach
Aufzeichnung eines Ereignisses mit Vorgeschichte oder
eines Ereignisses mit Vorgeschichte und Nachgeschichte
auf eine neue Seite weiterschaltet.
11. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die Verzögerungsschaltung (2) und/oder die
Ablaufsteuerung (5) durch eine programmierbare
Logikschaltung, die im eingebauten Zustand umprogrammiert
werden kann, realisiert wird.
12. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die Verzögerungsschaltung (2) und/oder die
Ablaufsteuerung (5) durch mehrere programmierbare
Logikschaltungen, die im eingebauten Zustand
umprogrammiert werden können, realisiert wird.
13. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet,
daß Ablaufsteuerung (30) und/oder Speicher (31) durch
eine programmierbare Logikschaltung, die im eingebauten
Zustand umprogrammiert werden kann, realisiert wird.
14. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet,
daß Ablaufsteuerung (30) und/oder Speicher (31) durch
mehrere programmierbare Logikschaltungen, die im
eingebauten Zustand umprogrammiert werden können,
realisiert wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19904042262 DE4042262A1 (de) | 1990-12-31 | 1990-12-31 | Verfahren zur analyse der funktionsweise von digitalen schaltungen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19904042262 DE4042262A1 (de) | 1990-12-31 | 1990-12-31 | Verfahren zur analyse der funktionsweise von digitalen schaltungen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4042262A1 true DE4042262A1 (de) | 1992-07-02 |
Family
ID=6421705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19904042262 Withdrawn DE4042262A1 (de) | 1990-12-31 | 1990-12-31 | Verfahren zur analyse der funktionsweise von digitalen schaltungen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4042262A1 (de) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0919916A2 (de) * | 1997-11-18 | 1999-06-02 | Altera Corporation | Eingebetter Logikanalysator |
US6182247B1 (en) * | 1996-10-28 | 2001-01-30 | Altera Corporation | Embedded logic analyzer for a programmable logic device |
US6247147B1 (en) | 1997-10-27 | 2001-06-12 | Altera Corporation | Enhanced embedded logic analyzer |
EP1233341A1 (de) * | 1997-11-18 | 2002-08-21 | Altera Corporation | Eingebetteter logischer Analysator |
US6581191B1 (en) | 1999-11-30 | 2003-06-17 | Synplicity, Inc. | Hardware debugging in a hardware description language |
US6754862B1 (en) | 2000-03-09 | 2004-06-22 | Altera Corporation | Gaining access to internal nodes in a PLD |
US7076751B1 (en) | 2003-01-24 | 2006-07-11 | Altera Corporation | Chip debugging using incremental recompilation |
US7206967B1 (en) | 2004-02-09 | 2007-04-17 | Altera Corporation | Chip debugging using incremental recompilation and register insertion |
US7539900B1 (en) | 2003-07-29 | 2009-05-26 | Altera Corporation | Embedded microprocessor for integrated circuit testing and debugging |
US7836416B2 (en) | 2000-11-28 | 2010-11-16 | Synopsys, Inc. | Hardware-based HDL code coverage and design analysis |
RU2598908C2 (ru) * | 2010-09-08 | 2016-10-10 | Лексмарк Интернэшнл, Инк. | Интегральная схема, включающая в себя программируемый логический анализатор с расширенными возможностями анализа и отладки, и способ их выполнения |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2507357A1 (fr) * | 1981-06-08 | 1982-12-10 | Tektronix Inc | Analyseur logique pour circuit numerique commun multiplexe |
US4445192A (en) * | 1980-11-25 | 1984-04-24 | Hewlett-Packard Company | Logic state analyzer with time and event count measurement between states |
DE3240926A1 (de) * | 1982-11-05 | 1984-05-10 | Rohde & Schwarz GmbH & Co KG, 8000 München | Logikanalysator |
US4835736A (en) * | 1986-08-25 | 1989-05-30 | Tektronix, Inc. | Data acquisition system for capturing and storing clustered test data occurring before and after an event of interest |
GB2225459A (en) * | 1988-10-17 | 1990-05-30 | Andrew Stephen Holder | Event recorder |
US4959772A (en) * | 1988-03-24 | 1990-09-25 | Gould Inc. | System for monitoring and capturing bus data in a computer |
-
1990
- 1990-12-31 DE DE19904042262 patent/DE4042262A1/de not_active Withdrawn
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4445192A (en) * | 1980-11-25 | 1984-04-24 | Hewlett-Packard Company | Logic state analyzer with time and event count measurement between states |
FR2507357A1 (fr) * | 1981-06-08 | 1982-12-10 | Tektronix Inc | Analyseur logique pour circuit numerique commun multiplexe |
DE3240926A1 (de) * | 1982-11-05 | 1984-05-10 | Rohde & Schwarz GmbH & Co KG, 8000 München | Logikanalysator |
US4835736A (en) * | 1986-08-25 | 1989-05-30 | Tektronix, Inc. | Data acquisition system for capturing and storing clustered test data occurring before and after an event of interest |
US4959772A (en) * | 1988-03-24 | 1990-09-25 | Gould Inc. | System for monitoring and capturing bus data in a computer |
GB2225459A (en) * | 1988-10-17 | 1990-05-30 | Andrew Stephen Holder | Event recorder |
Non-Patent Citations (2)
Title |
---|
DD-Z: GÖTZE, Berndt, MEUSEL,Karl-Heinz: Mitteilungen aus der Sektion Informations- technik der TU Dresden. In: radio fernsehen elektronik, Berlin 34, H.10, 1985, S.626-629 * |
DE-Z: Zeitlupe Erweiterte Zeit- und Daten- analyse bei Logikanalysatoren. In: elektronik- praxis, Nr.1, Jan. 1989, S.32-35 * |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6182247B1 (en) * | 1996-10-28 | 2001-01-30 | Altera Corporation | Embedded logic analyzer for a programmable logic device |
US6389558B1 (en) | 1996-10-28 | 2002-05-14 | Altera Corporation | Embedded logic analyzer for a programmable logic device |
US6704889B2 (en) | 1997-10-27 | 2004-03-09 | Altera Corporation | Enhanced embedded logic analyzer |
US6247147B1 (en) | 1997-10-27 | 2001-06-12 | Altera Corporation | Enhanced embedded logic analyzer |
US6286114B1 (en) | 1997-10-27 | 2001-09-04 | Altera Corporation | Enhanced embedded logic analyzer |
US6460148B2 (en) | 1997-10-27 | 2002-10-01 | Altera Corporation | Enhanced embedded logic analyzer |
EP0919916A3 (de) * | 1997-11-18 | 2000-01-12 | Altera Corporation | Eingebetter Logikanalysator |
EP1233341A1 (de) * | 1997-11-18 | 2002-08-21 | Altera Corporation | Eingebetteter logischer Analysator |
EP0919916A2 (de) * | 1997-11-18 | 1999-06-02 | Altera Corporation | Eingebetter Logikanalysator |
US6581191B1 (en) | 1999-11-30 | 2003-06-17 | Synplicity, Inc. | Hardware debugging in a hardware description language |
US6754862B1 (en) | 2000-03-09 | 2004-06-22 | Altera Corporation | Gaining access to internal nodes in a PLD |
US7836416B2 (en) | 2000-11-28 | 2010-11-16 | Synopsys, Inc. | Hardware-based HDL code coverage and design analysis |
US7076751B1 (en) | 2003-01-24 | 2006-07-11 | Altera Corporation | Chip debugging using incremental recompilation |
US7539900B1 (en) | 2003-07-29 | 2009-05-26 | Altera Corporation | Embedded microprocessor for integrated circuit testing and debugging |
US7206967B1 (en) | 2004-02-09 | 2007-04-17 | Altera Corporation | Chip debugging using incremental recompilation and register insertion |
RU2598908C2 (ru) * | 2010-09-08 | 2016-10-10 | Лексмарк Интернэшнл, Инк. | Интегральная схема, включающая в себя программируемый логический анализатор с расширенными возможностями анализа и отладки, и способ их выполнения |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69827159T2 (de) | Boundary-scan-system mit adressabhängingen befehlen | |
DE69919404T2 (de) | On-line fehlerbeseitigungs- und ablaufverfolgungssytem und verfahren | |
DE69225750T2 (de) | Datenverarbeitungssystem mit internem Befehlspufferspeicher | |
DE69021745T2 (de) | Schaltung zur Prüfbarkeit. | |
DE3341766C2 (de) | Verfahren und Vorrichtung zur Identifikation von Daten | |
DE69028265T2 (de) | Verfahren zur Datenerfassung für einen Logikanalysator | |
DE4042262A1 (de) | Verfahren zur analyse der funktionsweise von digitalen schaltungen | |
DE102006041444B4 (de) | Schaltungsanordnung und Verfahren zum Erfassen einer Ausführungszeit eines Befehls in einem Rechnersystem | |
WO2004049159A2 (de) | Einrichtung und verfahren zur analyse von eingebetteten systemen | |
DE3702408A1 (de) | Verfahren und pruefvorrichtung zum pruefen einer integrierten schaltungsanordnung | |
DE3620982A1 (de) | Ein-befehl, mehrfach-datenstrom (simd) computersystem | |
DE69613979T2 (de) | Vorrichtung und verfahren zur verarbeitung ablaufverfolgbarer information | |
DE3323824A1 (de) | Speicherprogrammierbare steuerung | |
DE2654389B2 (de) | ||
EP1750283B1 (de) | Überprüfung eines Adressdecoders | |
DE69500544T2 (de) | Mikrocomputer mit integrierter Haltepunktanordnung zur Erkennung von zusammengesetzten Ereignissen | |
DE3305693C2 (de) | ||
DE2710436A1 (de) | Datenverarbeitungseinrichtung | |
DE3139421C2 (de) | ||
DE3885935T2 (de) | Digitaler In-Circuit-Prüfer mit Kanalspeicherlöschschutz. | |
DE3530602C2 (de) | ||
DE19808337A1 (de) | Taktsynchronisierte Einchipspeichereinrichtung | |
DE69220740T2 (de) | Verfahren zum Prüfen von Speichern eines programmierten Mikrorechners mittels eines im besagten Mikrorechner eingebauten Mikroprogramms | |
CH694927A5 (de) | Verfahren und Vorrichtung zur Fehleranalyse digitaler Logikschatungen.. | |
DE3806570A1 (de) | Verfahren zum zaehlen von in kurzen zeitabstaenden aufeinander folgenden ereignissen durch elektronische zaehleinrichtungen und entsprechende zaehleinrichtungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
8139 | Disposal/non-payment of the annual fee |