DE3139421C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zum Datenaustausch zwischen einem Mikroprozessor und peripheren Elementen, wie Anzeigeelementen, Schalt-, Überwachungs- und Steuerbausteinen, unter Zwischenschaltung ei­ nes oder mehrerer Ein- und Ausgabebausteinen und mit diesem oder diesen verbundenen Schieberegistern.

Der grundsätzliche, in dem Blockschaltbild gemäß Fig. 1 dargestellte Auf­ bau eines Mikrocomputers zeigt den Mikroprozessor 1 als Zentraleinheit, den Speicher 2 und den Ein- und Ausgabebaustein 3. Der Mikroprozessor 1 als Zentraleinheit kann in eine Arithmetik-Logik-Einheit und ein Leitwerk aufgespalten werden und wird von einem Taktgeber 4 angesteuert und von einer Stromversorgung 5 versorgt. Der Mikroprozessor 1 nimmt die Verar­ beitung der Daten vor, wozu die Ausführung der arithmetischen und logi­ schen Verknüpfung in der Arithmetik-Logik-Einheit des Mikroprozessors 1 erfolgt, während das Leitwerk die betreffenden Abläufe steuert. Darüber hinaus verfügt der zentrale Mikroprozessor noch über Speicherregister, die zur vorübergehenden Speicherung von in der Verarbeitung befindlichen Daten dienen. Der Speicher 2 enthält bestimmte Programme und Daten, wobei das Speichervolumen in eine bestimmte Anzahl von Speicherplätzen aufge­ teilt ist und jeder dieser Plätze über eine Adresse, die nur dem betref­ fenden einzelnen Platz zugeordnet ist, erreicht werden kann. Der Speicher 2 kann wahlweise aus einem Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM), einem Festspeicher (ROM) und/oder einem programmierbaren Festspeicher-Baustein (PROM) bestehen. Der Ein- und Aus­ gabebaustein 3 ermöglicht den Datenverkehr zwischen dem Mikroprozessor 1 und den peripheren Geräten. Da diese Geräte in bezug auf den Mikropro­ zessor 1 möglicherweise asynchron arbeiten, erfolgt in dem Ein- und Aus­ gabebaustein 3 eine Zwischenspeicherung, die die erforderliche zeitliche Anpassung ermöglicht. Der Mikroprozessor 1 steht über einen Adreßbus 6 mit dem Speicher 2 und dem Ein- und Ausgabebaustein 3 in Verbindung und tauscht über einen Datenbus 7 Daten mit dem Speicher 2 und dem Ein- und Ausgabebaustein 3 aus. Zusätzlich ist der Mikroprozessor 1 über Steuer­ leitungen 8 und 9 mit dem Speicher 2 und dem Ein- und Ausgabebaustein 3 verbunden. Der Datenaustausch zwischen dem Ein- und Ausgabebaustein 3 und den peripheren Geräten erfolgt über einen Datenbus 10.

Wie oben erläutert wurde, hat der Ein- und Ausgabebaustein 3 die Aufgabe, den Datenverkehr zwischen dem Mikroprozessor 1 und den peripheren Geräten zu ermöglichen. Dabei hat die Eingabeschaltung die Aufgabe, dem Mikropro­ zessor 1 die Möglichkeit zu verschaffen, ein auf dem Eingangsdatenbus an­ stehendes Datenwort zum richtigen Zeitpunkt abzulesen. Da der gesamte Da­ tenverkehr von und zum Mikroprozessor 1 über den Datenbus läuft, besteht die Notwendigkeit, das Eingangsdatenwort zum besagten Zeitpunkt auf den Datenbus zu schalten. Die Aufgabe einer Ausgangsschaltung besteht darin, ein Wort, das auf dem Datenbus des Mikroprozessors nur sehr kurzzeitig als Ausgabe aus dem Mikroprozessor ansteht, abzunehmen und solange für die Peripherie freizuhalten, bis es nicht mehr gebraucht oder durch ein neues Datenwort überschrieben wird. Eine Ausgangsschaltung darf ebenfalls den übrigen Datenverkehr auf dem Bus nicht beeinflussen. Bei den bekann­ ten Mikrocomputer-Systemen weist der Ein- und Ausgabebaustein 3 sogenann­ te PORTS auf, denen Adressen sowie Speicherplätze zugeordnet sind. Dabei ist jedem einzelnen PORT eine bestimmte Adresse zugeordnet.

Eine bekannte Anordnung zur Steuerung des Datenverkehrs zwischen dem Mikroprozessor und den peripheren Geräten ist in Fig. 2 dargestellt. Analog zur Darstellung gemäß Fig. 1 weist dieses Blockschaltbild einen Mikroprozessor 1 auf, der über einen Adreß- und einen Datenbus mit einem Speicher 2 sowie einem Ein- und Ausgabebaustein 3 verbunden ist. Zusätz­ lich ist ein Dekoder 110 vorgesehen, der über entsprechende Leitungen sowohl mit dem Adreßbus als auch mit dem Speicher und dem Ein- und Aus­ gabebaustein 3 verbunden ist. Dabei stellt die Leitung 31 die Adressen­ leitung für die im Ein- und Ausgabebaustein 3 vorgesehenen PORTS dar. Diese Leitung 31 ist dann und nur dann aktiv, wenn der Mikroprozessor 1 eine bestimmte Adresse auf den Adreßbus 6 setzt. Diese Adresse wird aus dem verfügbaren Adreßraum mit Hilfe des Dekoders 110 herausgenommen. Wie aus dieser Darstellung leicht erkennbar ist, ist der Aufwand für den Dekoder 110 sehr groß, da der Dekoder 110 jeweils eine einzelne Adresse für einen PORT selektieren muß. Um den Aufwand für den Dekoder 110 zu verringern, ist bereits vorgeschlagen worden, nicht eine einzelne Adresse, sondern eine ganze Adreßgruppe für einen PORT festzulegen.

Eine weitere Verringerung des Dekodierungsaufwandes ist dadurch möglich, daß an die PORTS des Ein- und Ausgabebausteins Schieberegister ange­ schlossen werden. Bei dieser Anordnung werden die Daten für jedes peri­ phere Gerät seriell in die an einer Datenleitung hintereinandergeschal­ teten Schieberegister eingeschrieben und mit einem an alle Schieberegi­ ster parallel abgegebenen Taktimpuls an das jeweils nächstfolgende Schieberegister weitergegeben, bis mit dem n+1. Dateneintrag ein bestimm­ ter, einander entsprechenden peripheren Geräten zugeordneter elektroni­ scher Schalter angewählt und mit einem nachfolgenden oder gleichzeitig mit dem n+1. Dateneintrag ein an alle Schieberegister auf einer gemein­ samen Ladeleitung abgegebener Ladeimpuls die in den Schieberegistern eingeschriebenen Daten für die einzelnen peripheren Geräte auf die Ausgänge der Schieberegister gegeben. Es ist logisch, daß diese Anordnung eine gewisse Trägheit der Datenausgaberate aufweist.

Aus der DE-Z: Elektronik, Nr. 5, 1981, S. 93 bis 101, ist eine Anordnung zum Datenaustausch zwischen einem Mikroprozessor und peripheren Elementen unter Zwischenschaltung eines Ein- und Ausgabebausteines bekannt, bei der Schieberegister enthaltende Bauelemente eingesetzt werden. Der US-Firmen­ schrift: SYNERDEK, Nr. B-15K-10/77, "Versalite Interface Adapter SY 6522 1977", S. 5-41 bis 5-42 ist die Verwendung von Schieberegistern bei Ein- und Ausgabebausteinen zu entnehmen. Weiterhin ist es aus der DE-Z: "Neues aus der Technik", Vogelverlag Würzburg, 16. Febr. 1981, S. 1 bis 2, be­ kannt, derartige Schieberegister mit den Bus-Leitungen des Mikroprozes­ sors zu verbinden. Bei diesen Anordnungen werden die Signale zum Ansteu­ ern der peripheren Einheiten von PORTS des Hardware-Systems gegeben, d. h. es wird also "etwas adressiert" und dann wird auf oder aus dem Adressier­ ten etwas geschrieben und gelesen.

Der Erfindung liegt die Aufgabe zugrunde, bei einer Anordnung der ein­ gangs genannten Art die Schieberegister ohne Zwischenschaltung von Steu­ erbausteinen zu steuern, um somit Bausteine bzw. Kosten einsparen zu können.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Freigabelei­ tung und die Dateneingabeleitung der Schieberegister mit einem PORT des Ein- und Ausgabebausteins verbunden sind, und daß Takteingangsleitung, Ladesignalleitung und Datenausgabeleitung der Schieberegister mit dem Adreßbus des Mikroprozessors verbunden sind, und daß dem Mikroprozessor sowohl Daten auf dem Datenbus mit den Ein- und Ausgabebausteinen ausge­ tauscht als vom Steuerprogramm des Mikroprozessors erzeugte Datensignale auf dem mit den Schieberegistern verbundenen Adreßbus durch den Mikro­ prozessor gesteuert abgegeben werden.

Mit der erfindungsgemäßen Lösung wird die Ausgabegeschwindigkeit der seriellen Datenausgabe wesentlich erhöht, ohne daß das an sich vorteil­ hafte Prinzip der Verwendung von an den Ein- und Ausgabebaustein ange­ schlossenen Schieberegistern verlassen wird, wobei ein nur geringer Hardwareaufwand für das Mikrocomputer-System gegeben ist. Der Programm- Ablauf sorgt für die Ansteuerung der peripheren Elemente. Beim Programm- Ablauf wird ein Speicher adressiert. Die Aufgabe ist es, "Befehle" für den Mikroprozessor zu holen, die dann über den Datenbus geliefert werden. Durch die Adressierung werden die Adreßbusleitungen entsprechend dem Programmablauf gesteuert. Die Änderungen auf dem Adreßbus hängen von den angewandten Befehlen und dem Programm-Ablauf ab. Hierbei verursacht der Programm-Ablauf auf dem Adreßbus zwangsweise Signale, die die Schiebe­ register hardwaremäßig steuern.

Bei der erfindungsgemäßen Anordnung ist der Hardwareaufwand aus dem Grun­ de verringerbar und die Ausgabegeschwindigkeit vergrößerbar, da die Software so ausgelegt wurde, daß sie außer der Datenaufbereitung für die Datenleitungen auch die richtigen Signale auf dem Adreßbus des Mikropro­ zessors generiert.

Vorteilhafte Weitergestaltungen der erfindungsgemäßen Anordnung sind Gegenstand der Unteransprüche 2 bis 5.

Anhand eines in der Zeichnung dargestellten Ausführungsbeispieles soll der der Erfindung zugrunde liegende Gedanke näher erläutert werden. Es zeigt

Fig. 3 ein Blockschaltbild der erfindungsgemäßen Ein/Ausgabe- Schnittstelle,

Fig. 4 eine in der Praxis erprobte Testschaltung der erfindungs­ gemäßen Anordnung,

Fig. 5 ein Flußdiagramm zur Erläuterung der Software bei Anwendung des Blockschaltbildes gemäß Fig. 4,

Fig. 6 eine Variante des Blockschaltbildes gemäß Fig. 4 und

Fig. 7 ein Flußdiagramm zur Anwendung des Blockschaltbildes gemäß Fig. 6.

Das in Fig. 3 dargestellte Blockschaltbild zeigt den Ein- und Ausgabebaustein 3, der mit dem Mikroprozessor über einen Adreßbus 6 und einen Datenbus 7 in Verbindung steht. Es sind mehrere hintereinandergeschaltete Aus­ gabe-Schieberegister 20, 21 vorgesehen, die über entsprechen­ de Datenleitungen mit peripheren Elementen 30 verbunden sind, wobei die peripheren Elemente 30 beispielsweise aus Anzeigeelementen, Magnetschaltern oder Steuermotoren, für den vorliegenden Anwendungsfall beispielsweise für Spiel­ automaten bestehen. Ebenfalls hintereinandergeschaltete Ein­ gabe-Schieberegister 22, 23 sind eingangsseitig mit peri­ pheren Elementen 32 verbunden, die im wesentlichen aus Geber­ elementen, wie beispielsweise Kontakten oder Schalttran­ sistoren, bestehen können. Im vorliegenden Blockschaltbild sind jeweils nur zwei Eingabe- bzw. Ausgabe-Schieberegi­ ster 20, 21 bzw. 22, 23 dargestellt, es lassen sich jedoch beliebig weitere Schieberegister an die jeweiligen Ein­ gabe- bzw. Ausgabe-Schieberegister anfügen. Die Verknüpfung der Eingabe- bzw. Ausgabe-Schieberegister 20, 21 bzw. 22, 23 erfolgt in der Weise, daß das jeweils nachfolgende Ausgabe- Schieberegister mit dem Ausgang des vorangehenden Ausgabe- Schieberegisters verbunden ist, während ein Ausgang des jeweils voranstehenden Eingabe-Schieberegisters mit einem Eingang eines davorstehenden Eingabe-Schieberegisters ver­ bunden ist. Die Takteingänge der einzelnen Schieberegister 20-23 sind mit einer gemeinsamen Taktleitung 14 verbunden, die an den Adreßbus 6 angeschlossen ist. Ebenfalls an den Adreßbus 6 angeschlossen ist eine Ladesignal­ leitung 15, die ebenfalls an entsprechende Eingänge der einzelnen Schieberegister 20-23 gelegt ist. Schließlich ist noch eine Datenausgabeleitung 13 an den Adreßbus 6 an­ geschlossen, die mit einem Eingang des ersten Ausgabe-Schie­ beregisters 20 verbunden ist. Ein PORT des Ein- und Ausgabebausteins 3 ist sowohl mit einer Freigabeleitung 11 als auch mit einer Dateneingabeleitung 12 verbunden, wobei die Freigabeleitung 11 mit einem Eingang des ersten Ausgabe-Schieberegisters 20 verbunden ist, während die Dateneingabeleitung 12 mit einem Ausgang des in Signalfluß­ richtung letzten Eingabe-Schieberegisters 22 verbunden ist.

Die Daten für die peripheren Elemente 30 werden über den Adreßbus 6, den Ausgabe-Schieberegistern 20, 21 usw. sowie an Ausgänge der Ausgabe-Schieberegister 20, 21 angeschlosse­ ne Treiber bzw. Transistoren seriell vom Mikroprozessor zugeführt. Da die einzelnen Ausgabe-Schieberegister 20, 21 datenmäßig hintereinandergeschaltet sind, wird mit der Daten­ eingabe für das n-te-Schieberegister zur Ansteuerung des entsprechenden peripheren Elementes begonnen. Diese Daten durchlaufen die einzelnen Schieberegister 20, 21 usw. bis hin zum n-ten-Schieberegister geschoben und mit einem an­ schließend oder gleichzeitig von dem Mikroprozessor abge­ gebenen Ladeimpuls das entsprechende Schieberegister indi­ tialisiert und damit das periphere Element angesteuert. In gleicher Weise erfolgt die Dateneingabe von den jeweiligen Erfassungselementen der peripheren Elemente 31. Auch hier werden die einzelnen Daten vom n-ten-Eingabe-Schieberegister bis zum 1. Eingabe-Schieberegister 22 mit jedem Taktimpuls weitergeschoben bis sie vom Ausgang des 1. Eingabe-Schiebe­ registers 22 an den Dateneingang des Ein/Ausgabebausteines 3 abgegeben werden.

Das in Fig. 4 dargestellte Blockschaltbild zeigt eine Test­ schaltung zur Anwendung der Anordnung. Diese Testschaltung weist jeweils ein Ausgabe-Schieberegi­ ster 20 sowie ein Eingabe-Schieberegister 22 auf, die über entsprechende Ausgänge 16 bzw. Eingänge 17 mit nachgeschal­ teten bzw. vorgeschalteten Schieberegistern verbunden sein können. Ausgangsseitig steuert das Ausgabe-Schiebere­ gister 20 entsprechende periphere Elemente an, während das Eingabe-Schieberegister 22 Daten aus der Peripherie empfängt. Bei diesem Ausführungsbeispiel ist der Takteingang des Ausgabe-Schieberegisters 20 mit dem Ausgang eines UND-Gat­ ters 40 verbunden, dessen Eingänge mit der vom Ein- und Ausgabe­ baustein 3 abgegebenen Freigabe für das Taktsignal des Ausgabe-Schieberegisters 20 sowie mit der Freigabeleitung 19 für das Taktsignal des Ausgabe-Schieberegisters 20 und mit der Taktleitung für die Schieberegister verbunden sind. An einem weiteren Eingang des Ausgabe-Schieberegisters 20 ist die Datenausgabeleitung 13 des Mikroprozessors ange­ schlossen. Weiterhin ist die Ladeimpulsleitung 15 für die Ausgabe-Schieberegister 20 an einen Eingang des Schiebere­ gisters angeschlossen, während ein Eingang des Eingabe-Schie­ beregisters 22 mit einer Ladeimpulsleitung 15a für die Eingabe-Schieberegister verbunden ist. Der Takteingang des Eingabe-Schieberegisters 22 ist unmittelbar an die Takt­ leitung 14 für sämtliche Schieberegister angeschlossen. Der Ausgang des Eingabe-Schieberegisters 22 ist an eine Daten­ eingabeleitung 12, die mit dem Ein- und Ausgabebaustein 3 ver­ bunden ist, angeschlossen.

Auf der mit dem Ausgang 16 des Ausgabe-Schieberegisters 20 verbundenen Leitung werden seriell Daten an nachge­ schaltete Schieberegister weitergegeben, während die Lei­ tung 18 Taktimpulse für die hintereinandergeschalteten Ausgabe-Schieberegister abgibt. Auf der Ladesignalleitung 15 stehen die einzelnen Ladeimpulse für die Ausgabe-Schieberegister an, während auf der Leitung 15a die Ladeimpulse für die Ein­ gabe-Schieberegister abgegeben werden. Schließlich werden auf der Leitung 17 die von den Erfassungselementen abge­ gebenen Daten seriell in die Eingabe-Schieberegister ein­ geschoben.

Die Funktionsweise der Anordnung wird an­ hand des Flußdiagrammes gemäß Fig. 5 näher erläutert. Nach dem Programmstart werden die Daten in den Akkumulator des Mikroprozessors mit dem Programmschritt P1 geladen. Der nachfolgende Programmschritt P2 beinhaltet die Taktfreigabe für das Freigabe-Schieberegister und der Programmschritt P3 den Befehl, den Akkumulatorinhalt um eine Stelle nach rechts zu schieben. Mit dem vierten Programmschritt wird abgefragt, ob ein Bit für das Ausgabe-Schieberegister eine "1" oder eine "0" ist, wobei mit der Entscheidung Ja zu einem übereinstimmenden Schritt im Bit 1 Aus­ gabeprogramm gefahren wird (Programmschritt P5) und anschließend wiederum im Programmschritt der Akkuinhalt um eine Stelle nach rechts geschoben wird. Ist auch dieses Bit eine "1", so wird mit der Entscheidung Ja des Programmschrittes P6 der nächste iden­ tisch mit dem vorangegangenen Schritt verlaufende Schritt durchfah­ ren. Für einen 8-Bit-Rechner ergeben sich somit insgesamt acht von diesen im Flußdiagramm dargestellten Schritten bis das Ende des Programms P7 erreicht ist. Fällt die Entscheidung Nein bei der Programmentscheidung P4, so wird ebenfalls der nächste, identisch mit dem vorangegangenen Schritt durchgeführt (Programm­ schritt P5a) was ebenfalls für einen 8-Bit-Rechner die Wieder­ holung von acht dieser Schritte bedeutet bis das Programmende er­ reicht ist. Fällt bei der Verzweigung P6 die Entscheidung Nein, so wird zum übereinstimmenden Schritt im Bit 0-Ausgabeprogramm gefah­ ren. Die oben dargestellten Programmschritte P5 und P6, P5a und P6a bedeuten, daß ein Bit jeweils im Ausgabe-Schieberegister geladen ist.

Der Befehlscode wird im ROM (oder PROM) so abgelegt, daß während der Befehlsdurchführung die Adreßleitungen die dem Befehlscode zu­ geordneten Steuersignale zum Schieberegister geben. Der Unterschied zwischen den Programmschritten P5, P6 und P5a, P6a ist, daß der Befehlscode zwar gleich, jedoch die Ablage im Festwertspeicherraum unterschiedlich ist. In dem einen Speicherraum entstehen Steuersi­ gnale, um eine "1" in das Schieberegister zu bringen, und im anderen Speicherraum entstehen Steuersignale, um eine "0" in das Schieberegister zu bringen.

Eine gegenüber der Blockschaltung gemäß Fig. 4 vereinfachte Schaltung ist in Fig. 6 dargestellt, wobei die Taktleitungen für sowohl die Eingabe-Schieberegister als auch für die Ausgabe-Schie­ beregister zusammengefaßt sind und auf das UND-Gatter 40, d. h. ins­ besondere auf die von der Ein- und Ausgabeeinheit abgegebene Freigabe für das Taktsignal des Ausgabe-Schieberegisters verzichtet wurde. Das Ausgabe-Schieberegister 20 ist eingangsseitig sowohl mit der Taktleitung 14 als auch mit der Datenausgabeleitung 13 vom Mikropro­ zessor verbunden sowie an die Ladesignalleitung 15 angeschlossen, die mit einem PORT des Ein- und Ausgabebausteines verbunden ist. Ausgangs­ seitig gibt das Ausgabe-Schieberegister 20 seriell Daten an nachge­ schaltete Schieberegister weiter.

Das Eingabe-Schieberegister 22 ist eingangsseitig mit der seriel­ len Dateneingabe von voranstehenden Eingabe-Schieberegistern eben­ so wie mit der Taktleitung 14 und der Ladesigalleitung 15 verbunden. Ausgangsseitig gibt das Eingabe-Schieberegister 22 Daten an den Ein- und Ausgabebaustein ab.

Das in Fig. 7 dargestellte Flußdiagramm für das Blockschaltbild gemäß Fig. 6 enthält nach dem Start des Programms den Programm­ schritt A1, der die Ladung des Schieberegisters für die Ausgabe beinhaltet, auf den der Programmschritt A2 folgt, daß vom Mikro­ prozessor ein Ladeimpuls abgegeben wird, wodurch die Ausgänge der Ausgabe-Schieberegister gesetzt werden und Eingaben in die Schieberegister geladen werden. Mit dem Programmschritt A3 wer­ den die Daten aus den Eingabe-Schieberegistern eingeholt und das Programm anschließend beendet.

Claims (5)

1. Anordnung zum Datenaustausch zwischen einem Mikroprozessor (1) und peri­ pheren Elementen (30, 32), wie Anzeigeelementen, Schalt-, Überwachungs- und Steuerbausteinen, unter Zwischenschaltung eines oder mehrerer Ein- und Ausgabebausteinen (3) und mit diesem oder diesen verbundenen Schie­ beregistern (20 bis 23), dadurch gekennzeichnet,
daß die Freigabeleitung (11) und die Dateneingabeleitung (12) der Schieberegister (20 bis 23) mit einem PORT des Ein- und Ausgabebausteins (3) verbunden sind, und daß Takt­ eingangsleitung (14), Ladesignalleitung (15) und Datenausgabeleitung (13) der Schieberegister (20 bis 23) mit dem Adreßbus (6) des Mikroprozessors (1) verbunden sind, und
daß dem Mikroprozessor (1) sowohl Daten auf dem Datenbus (7) mit den Ein- und Ausgabebausteinen (3) ausgetauscht als auch vom Steuerprogramm des Mikroprozessors (1) erzeugte Datensignale auf dem mit den Schieberegistern (20 bis 23) verbundenen Adreßbus (6) durch den Mikroprozessor (1) gesteuert abgegeben werden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Eingang eines ersten Ausgabe-Schieberegisters (20) sowohl mit der Datenausgabeleitung (13, Fig. 4) als auch mit dem Ausgang eines UND-Gatters (40) und der Ladesignalleitung (15) des Ein-Ausgabe­ bausteins (3) verbunden ist, daß an die Eingänge des UND- Gatters (40) eine Freigabeleitung (19, Fig. 4) für das Taktsi­ gnal und die Taktleitung (14) angeschlossen sind und daß die Ausgänge des ersten Ausgabe-Schieberegisters (20) Steuerbefehle an die peripheren Elemente (30, 32) und gegebenenfalls seriell Daten an weitere Ausgabe­ schieberegister (21) abgeben.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das letzte Eingabe-Schieberegister (22) eingangsseitig mit den datenabgebenden peripheren Elementen (30, 32) so­ wie der Taktleitung (14) und der Ladeleitung (15a) für die Eingabe-Schieberegister (22, 23) verbunden ist und wahlweise seriell Daten von vorgeschalteten Ein­ gabe-Schieberegistern (23) erhält und ausgangsseitig an die Dateneingabeleitung (12) des Ein-Ausgabebau­ steines (3) angeschlossen ist.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß wahlweise an einen weiteren Eingang des UND-Gatters (40) die mit den Ein-Ausgabebausteinen (3) verbundene Frei­ gabeleitung (11) für das Taktsignal angeschlossen ist.

5. Anordnung nach den Ansprüchen 2 und 3, dadurch gekenn­ zeichnet, daß die Taktleitungen (14) für die Eingabe-Schie­ beregister (22, 23) und die Ausgabe-Schieberegister (20, 21) miteinander verbunden sind.