JPH0511329B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ロジツク・アナライザ、特にロジツ
ク・アナライザによるデータ取り込みを制御する
ために、コンピユータ・プロセツサの制御ライを
監視し、このプロセツサが実行するトランザクシ
ヨンの形式を判断し、適切な信号を発生するトラ
ンザクシヨン・アナライザに関する。

［従来の技術及び問題点］ データ取り込み装置であるロジツク・アナライ
ザの典型的な機能は、マイクロプロセツサ・チツ
プのピンからのアドレス・バス、データ・バス及
び制御ラインを監視し、このプロセツサの制御ラ
イン、アドレス、バス及びデータ・バスのライン
の状態を含むマイクロプロセツサ動作の一連の経
歴をスクリーンに表示することである。典型的に
は、ロジツク・アナライザは、被試験システムの
マイクロプロセツサ及びそのソケツト間に挿入さ
れたプローブにより、このマイクロプロセツサの
アドレス、データ及び制御ラインをアクセスして
いる。このプローブは典型的には、マイクロプロ
セツサのピン配列に一致する１組のプローブ・ピ
ンと、このマイクロプロセツサを挿入できプロー
ブ・ソケツトとから構成されている。プローブの
内部配線により、プローブ・ソケツトに挿入され
たマイクロプロセツサのピンを、マザー・ボード
に挿入された適当なプローブ・ピンに接続する。
これにより、アドレス、データ及び制御ラインを
バツフアに導き出すことが可能になり、これらバ
ツフアはデータをロジツク・アナライザの回転に
転送する。

典型的には、ロジツク・アナライザのデータ取
り込み部分は、各マイクロプロセツサのトランザ
クシヨン（transaction：読み出し又は書込みサ
イクル、又は割り込みなど）に関するデータをラ
ンダム取り込みメモリに蓄積するが、データは、
一連のアドレスに順次蓄積される一連のトランザ
クシヨンを表わす。マイクロプロセツサのデータ
及びアドレス・バスの状態はトランザクツシヨ
ン・サイクルの部分のみ有効なので、トランザク
ツシヨン・アナライザを設けて、マイクロプロセ
ツサの選択した制御ラインを監視し、有効トラン
ザクシヨンが生じたときを判断し、書込みストロ
ーブ信号を取り込みメモリに供給して、マイクロ
プロセツサのデータ、アドレス及び制御ラインの
現在のデータを蓄積させる。

従来技術において、プローブ、トランザクシヨ
ン・アナライザ及び他の装置を含むロジツク・ア
ナライザのほとんどのデータ取り込み部分は、１
つの形式のマイクロプロセツサのみと共に利用す
るように設計されていた。異なるマイクロプロセ
ツサには、異なるピン配列、異なる形式の制御ラ
イン、異なる形式のトランザクツシヨ、異なるタ
イミングが要求されるので、被試験マイクロプロ
セツサの各形式毎に異なるデータ取り込み装置が
必要であつた。リターゲツタブル
（retargetable）・プローブが提案されており、こ
のプローブのピン及びソケツト部分を交換して、
異なる形式のマイクロプロセツサに適応できる。
交差接続（cross−connect）回路も交換可能であ
り、被試験マイクロプロセツサの形式に関係なく
同じ一般的配列において適用できるように、制
御、データ及びアドレス・ラインを取り込み装置
の残りの部分に導くことができる。

［発明の目的］ したがつて本発明の目的は、かかるプローブを
用いて、ハードウエアを変更することなく多くの
異なる形式のマイクロプロセツサに適用できると
共に、取り込みメモリの取り込み動作を高速に制
御するトランザクシヨン・アナライザの提供にあ
る。

［問題点を解決するための手段及び作用］ 本発明によれば、トランザクツシヨン・アナラ
イザは、ロジツク・アナライザ・プローブがアク
セスする選択した１組のマイクロプロセツサ制御
ラインに現われる多くの信号状態パターンを識別
できるロジツク装置を具えている。マイクロプロ
セツサ内に生じるトランザクシヨンを表わすよう
な信号状態パターンの任意の１つを識別すると、
トランザクツシヨン・アナライザはクロツク信号
を発生する。このクロツク信号により、ロジツ
ク・アナライザは、マイクロプロセツサの端子に
発生するデータを取り込みメモリに取り込むこと
を開始する。異なるマイクロプロセツサが、トラ
ンザクシヨン発生期間中に発生する制御ライン・
パターンを識別するように、トランザクシヨン・
アナライザをプログラムできる。よつて、リター
ゲツタブル・プローブと共に用いて、種々の異な
るマイクロプロセツサのピンに現われるデータを
アクセスできる。

また本発明によれば、トランザクツシヨン・ア
ナライザは、ランダム・アスセス・メモリ（ロジ
ツク回路）及び状態レジスタを有するステート・
マシーンを具えている。マイクロプロセツサから
の選択した制御ライン及び状態レジスタに蓄積さ
れたデータが、ランダム・アクセス・メモリのア
ドレスを制御する。取り込み制御クロツク信号の
状態を含むステート・マシーンの現在の出力状態
を状態レジスタの内容により判断する。次に、こ
の内容を、以前にランダム・アクセス・メモリに
蓄積されたデータにより制御する。よつて、適当
なデータを前もつてランダム・アクセス・メモリ
にロードしておくことにより、トランザクシヨ
ン・アナライザを容易にプログラムできる。

更に本発明によれば、ステート・マシーンは非
同期型であり、マイクロプロセツサからのクロツ
ク信号によらず、制御ライン状態の変化により、
ランダム・アクセス・メモリの現在の出力データ
を状態レジスタに蓄積する。これにより、トラン
ザクツシヨン・アナライザは、タイミング・イン
タフエースのハードウエアを変更することなく、
データ取り込み装置及び種々の異なるマイクロプ
ロセツサ間のタイミング・インタフエースを提供
できる。

また本発明によれば、トランザクシヨン・アナ
ライザは、マイクロプロセツサが実行するトラン
ザクシヨンの形式を表わす２進コード・データか
ら成る「トランザクシヨン・タグ」を発生する。
ロジツク・アナライザは、選択した制御ラインか
ら直接得たデータの代わりにこのトランザクシヨ
ン・タグを取り込みかつ蓄積できるので、トラン
ザクシヨン・データをよりコンパクトに蓄積でき
る。

また本発明では、発生するトランザクシヨン・
タグは、マイクロプロセツサの形式とは一般に独
立しているので、異なるマイクロプロセツサに関
して取り込むデータをアクセスするのに用いるソ
フトウエアを画一化できる。

［実施例］ 以下、添付図を参照して本発明の好適な実施例
を説明する。第１図は、本発明を含んだロジツ
ク・アナライザのブロツク図である。データ取り
込み装置１０は、被試験装置１４内で動作するマ
イクロプロセツサのデータ、アドレス及び選択し
た制御ライン出力の一連の状態を取り込み、ラン
ダム・アクセス取り込みメモリ１２に蓄積する。
装置１０はプローブ１６を具えており、このプロ
ーブ１６は、内部バツフア及び相互接続配線を介
して、被試験マイクロプロセツサのピンからのデ
ータ・ライン、アドレス・ライン及び選択した制
御ライン部分を夫々データ・ラツチ１８、アドレ
ス・ラツチ２０及び制御ラツチ２２に接続する。
このプローブ１６は更に、このマイクロプロセツ
サのピンからの他の選択した制御ラインを、ライ
ン３４を介してトランザクシヨン・アナライザ２
６の入力端に接続する。このプローブ１６は、マ
イクロツプセツサ及び被試験装置１４のソケツト
間に挿入されたピン及びソケツト交換し、相互接
続配線を変更することにより、異なるマイクロプ
ロセツサに対して「リターゲツト（retarget）」
できる。

トランザクシヨン・アナライザ２６は、ライン
３４の選択した制御ライン・データの状態に応じ
て、適当なタイミングで制御出力ライン２８，３
０及び３２を介して適当なラツチ制御信号をラツ
チ１８，２０および２２に供給することにより、
プローブ１６からのデータ、アドレス及び制御情
報をラツチ１８，２０及び２２に蓄積するのを制
御する。プローブ１６の相互接続配線は、適当な
マイクロプロセツサ制御信号がライン３４に現わ
れるようにしているので、トランザクシヨン・ア
ナライザ２６は、発生しているマイクロプロセツ
サ・トランザクシヨンの形式及びステージを判断
できる。ラツチ１８，２０及び２２に蓄積された
データを、これらラツチからデータ・バス３６、
アドレス・バス３８及び制御バス４０を夫々介し
て取り込みメモリ１２のデータ入力端子に転送す
る。

トランザクシヨン・アナライザ２６が、ライン
３４の選択した制御ライン・データの状態から、
被試験装置１４のマイクロプロセツサが実行して
いる読出し、又は書込み動作の如きトランザクシ
ヨンの形式を判断すると、このトランザクシヨ
ン・アナライザ２６は、トランザクシヨンの形式
を表わす２進コード化されたタグ信号をバス４２
に発生する。このバス４２は、取り込みメモリ１
２の他のデータ入力端子及び取り込みステート・
マシーン４６の入力端に接続する。トランザクシ
ヨン・アナライザ２６はクロツク信号も発生し、
このクロツク信号により、ラツチ１８，２０及び
２２がプローブ１６からの新たなデータを蓄積す
る。このクロツク信号は、ライン４８を介して更
に取り込みステート・マシーン４８の入力端に転
送する。

取り込みステート・マシーン４６は、ライン５
０を介して取り込みメモリ１２の書込み制御入力
端に書込み信号を転送し、メモリ１２の現在のア
ドレスを１だけインクリメントし、現在のアドレ
スにライン３６，３８及び４０のデータを蓄積す
るように、取り込みメモリ１２のデータ蓄積動作
を制御する。現在のメモリ・アドレスが最大数を
過ぎて、更にインクリメントされると、このアド
レスを最少数にリセツトし、メモリのこのアドレ
スに以前蓄積されたデータの上に現在のデータを
書込む。

また、取り込みステート・マシーン４６は、ク
オリフアイ・ビツトを発生し、ライン５２を介し
てメモリ１２に転送する。メモリ１２に蓄積され
た一連のデータがギヤツプを含むようにするた
め、トランザクシヨン・アナライザ２６からのク
ロツク信号を受ける度毎に、ステート・マシーン
４６が書込み信号を発生しないように、取り込み
ステート・マシーン４６を、プログラムしてもよ
い。この場合、１つ以上の連続したマイクロプロ
セツサ・トランザクシヨンを表わすデータは、メ
モリ１２に蓄積されない。現在のデータを蓄積す
る直前に、データ蓄積にギヤツプが生じたとき、
ライン３６，３８，４０及び４２の現在のデータ
と共にクオリフアイア・ビツトをセツトし、蓄積
する。

ワード・レコグナイザ（ワード認識器）５４を
プログラムして、ライン３６，３８又は４０にデ
ータ又はアドレス・ビツトの特定のパターンが発
生したとき、ライン５６を介して指示信号を取り
込みステート・マシーン４６に転送する。取り込
みステート・マシーン４６をプログラムして、ワ
ード・レコグナイザ５４からの選択した指示信号
を受けた際、又はトランザクシヨン・アナライザ
２６から選択したタグ信号を受けた際に、書込み
信号の発生を開始、又は停止できる。

更に、取り込みステート・マシーン４６をプロ
グラムして、制御ライン６０を用い、カウンタ及
びタイマ５８の動作をセツトし、開始できる。カ
ウンタ及びタイマが所定の限界に達すると、ライ
ン６２を介して、適当な限界信号を取り込みステ
ート・マシーン４６に転送する。すると、このス
テート・マシーン４６は、この限界情報を用いて
書込み信号を開始又は停止する。例えば、選択し
たアドレスがライン３８に現われた後、100のマ
イクロプロセツサ・トランザクシヨンの間、取り
込みメモリ１２にデータをセーブするのを停止す
るのが望ましい。この場合、この選択したアドレ
スが現われたとき、ライン３８上の選択したアド
レスを認識して、指示信号をステート・マシーン
４６に供給するように１つのワード・レコグナイ
ザ５４をプログラムする。また、ライン６０の
100のパルスを検出した後に、ライン６２に限界
信号を発生するように１つのカウンタ５８をプロ
グラムする。ステート・マシーン４６は、指示信
号を受けると、クロツク・パルスを受ける度にラ
イン６０を介した計数パルスの転送を開始する。
また、ステート・マシーン４６は、ライン６２の
限界信号を検出すると、メモリ１２に書込み信号
を供給するので、データ蓄積が終了する。

タグ信号、クロツク信号、限界信号及びワー
ド・レコグナイザ５４の指示信号の選択したロジ
ツク組合せによる書込み信号の発生の他に、取り
込みステート・マシーン４６は、被試験装置１４
からのライン６３の１つ以上の外部入力の状態に
応じて、書込み信号を発生するようにプログラム
される。これら入力は、例えば、押釦又はリレー
動作の如く被試験装置１４内で生じた種々の事象
の状態を表わすデジタル信号であつてもよい。こ
の特長により、取り込み装置１０は、外部事象の
発生した前又は後の選択したサイクル数内に発生
するデータをメモリ１２に蓄積できる。

データ取り込み装置１０は更にＩ／Ｏ（入出力）
メモリ・マツプ６８を具えており、このメモリ・
マツプは、読出し動作中にある選択されたアドレ
スがアクセスされると、被試験マイクロプロセツ
サのデータ・ラインに選択したデータを出力す
る。よつて、Ｉ／Ｏメモリ・マツプ６８は、被試
験装置１４に存在しないキーボード又は他の入力
装置をシユミレートするのに用いてもよい。被試
験装置１４からのデータ・バスプローブ１６内の
双方向性バツフアに接続して、このプローブ１６
内のバツフアを介して被試験装置１４のデータ・
バスからのデータ・ラツチ１８に通過させてもよ
いし、このプローブ・バツフアを介してＩ／Ｏメ
モリ・マツプ６８からのデータを被試験装置１４
のデータ・バスに逆方向に通過させてもよい。発
生したマイクロプロセツサ・トランザクシヨンの
形式に基ずく制御ライン７２を介したトランザク
シヨン・アナライザ２６からの信号により、プロ
ーブ１６内の双方向性バツフアの方向検知を制御
する。

データ取り込みを開始する前に、ワード・レコ
グナイザ５４、ステート・マシーン４６及びトラ
ンザクシヨン・アナライザ２６のすべてをプログ
ラム制御装置６４によりプログラムしてもよい。
このプログラム制御装置６４は、被制御ブロツク
の各々に結合された制御ライン、アドレス・ライ
ン及びデータ・ラインを有するマイクロプロセツ
サ・システムで構成してもよい。

トランザクシヨン・アナライザ２６は、以下に
述べる機能を実行できるプログラマブル・ロジツ
ク装置である。好適な実施例において、このトラ
ンザクシヨン・アナライザ２６は、第２図のブロ
ツク図に示す如く非同期ステート・マシーン８０
を具えている。この形式の非同期ステート・マシ
ーンの動作は、1985年５月６日に出願された米国
特許出願第730920号である米国特許第4740891号
（特開昭62−5406号に対応）に開示されている。

第２図のブロツク図に示すステート・マシーン
８０は、現在のマシーン状態（Sn）期間中の入
力状態Ｉの変化に応答して、選択した新たなマシ
ーン状態（Sn＋１）に変化する。よつて、Sn＋
１はＩ及びSnの関係、即ち Sn＋１＝ｆ（Sn、Ｉ） である。現在のマシーン状態Snは、ステート・
マシーン８０のマシーン状態レジスタ８２に蓄積
された２進数であり、Snの各ビツトは２進マシ
ーン状態変数を表わす。状態レジスタ８２の各ビ
ツトが状態レジスタ出力バス８４の独立したライ
ンに現われる。同様に、入力状態も２進数であ
り、この各ビツトはプローブ１６からの入力バス
３４の独立した制御ラインの状態を表わす。

出力バス８４及び入力バス３４の両方の信号
を、入力として組合せロジツク回路８８に供給す
る。この組合せロジツク回路８８は、Sn及びＩ
から得た適当なSn＋１出力を発生できる任意の
プログラマブル装置でよい。しかし、好適な実施
例においては、組合せロジツク回路８８は、ラン
ダム・アクセス・メモリ（RAM）で構成する。
そして、このRAMをアドレス指定するようにSn
及びＩを供給する。また、Sn及びＩの任意の可
能な組合せがこのRAMをアドレス指定したと
き、組合せロジツク回路８８のデータ出力バス９
０に適当なSn＋１が現われるようにRAMに蓄積
されたデータで、Sn＋１を構成する。

組合せロジツク回路８８は、マシーン状態変数
Sn＋１の他に、関数 On＋１＝ｇ（Sn、Ｉ） により、出力変数On＋１も発生する。各On＋１
は、対応するSn＋１と同じRAM記憶位置に蓄積
されており、Sn＋１がデータ・バス９０に現わ
れるのと同時に出力データ・バス９２に現われ
る。

データ・バス９０を状態レジスタ８２の入力ゲ
ート端子に接続するので、この状態レジスタ８２
のクロツク端子が変化パルスによりストローブさ
れると、かかるパルス後縁においてデータ・バス
９０の内容Sn＋１がSnとして状態レジスタ８２
に蓄積される。よつて、ステート・マシーン８０
の状態が１ステツプだけ進む。同様に、データ・
バス９２を出力状態レジスタ９４の入力ゲート端
子に接続するので、このレジスタ９４のクロツク
端子が変化パルスによりストローブされると、デ
ータ・バス９２の内容On＋１がOnとして出力状
態レジスタに蓄積される。第１図のタグ信号ライ
ン４２、クロツク信号ライン４８、ラツチ制御ラ
イン２８，３０及び３２、又は方向制御ライン７
２を、形成の必要に応じて配列し、グループ化し
た出力ラインと共に独立したレジスタ出力ライン
に、出力状態レジスタ９４に蓄積された各ビツト
を出力する。

変化パルスは、非同期タイミング回路９６が発
生する。このタイミング回路９６は、バス３４に
現われ、タイミング回路９６の入力端に供給され
るステート・マシーン８０の入力状態Ｉを監視
し、Ｉの変化を検出した後の適当な遅延時間後
に、変化パルスを発生してステート・マシーンの
状態を進める。組合せロジツク回路８８がＩの変
化に応じて新たなSn＋１出力を発生するのに十
分な時間を与えるめに、この時間遅延はある程度
必要である。ロジツク回路８８のアクセス・サイ
クル時間をD2で示す。

レジスタ８２及び９４をストローブする前にＩ
の変化を確実に終わらせるためにも、タイミング
回路９６に関連した時間遅延が必要である。ステ
ート・マシーン８０は、多入力変化ステート・マ
シーンであり、Ｉのいくつかの２進変数は、D1
で示す期間にわたつて変化するかもしれず、ステ
ート・マシーンの次の状態を決定するために依然
「同時」に発生したものとして扱う。よつて、Ｉ
の任意の変数を最初の変化を検出した後、ステー
ト・マシーンの状態を進めるために変化パルスを
発生するまでに、タイミング回路９６は少なくと
も期間ｔ＝D1＋D2だけ待たなければならない。

この応用において、Ｉの変化が確実に完了する
のに必要な最小待ち時間D1は、ステート・マシ
ーンの現在の状態Snによつて、異なるかもしれ
ず、異なるマイクロプロセツサのトランザクシヨ
ンには、状態の最初及び最後の制御ライン変化の
間に種々の遅延時間がある。本発明によれば、タ
イミング回路９６の多入力変化待ち時間は、一定
ではなく可変であり、現在の状態Snにより変化
する。よつて、第２図の組合せロジツク回路８８
は、データ・バス９８からレジスタ９９に２進数
出力変数Ｔを更に発生する。タイミング回路９６
から変化パルスを受けると、このＴ変数をレジス
タ９９にクロツクし、タイミング回路９６に供給
する。少なくともSnの関数である変数Ｔを用い
て、ステート・マシーンの現在の状態Snに応し
て遅延時間ｔ＝D1＋D2変更する。よつて、Snの
任意の変化により、組合せロジツク回路８８はＴ
を適当に変化させるので、遅延時間D1が現在の
状態における適当な動作のために最小必要時間を
設定する。したがつて、各マシーン状態から、可
能な次の状態を最高速で進むのが可能となる。

更にステート・マシーン８０は、マシーン状態
Sn及び出力状態Onのシーケンスが単一の入力Ｉ
状態変化に追従するのを可能にする。非同期ステ
ート・マシーンの実施例80の連続した出力の特徴
により、トランザクシヨン・アナライザ２６は、
動作のシーケンスを、例えば、まずラツチ制御及
びタグ信号の発生から成るシーケンスとして制御
できる。なお、これら信号は、ラツチ１８，２０
及び２２に現在のプローブ力を蓄積させる。

一連の出力の特徴を得るために、ロジツク回路
８８が、現在の状態Snの関数である単一ビツト
の状態変数SEQを発生する。シーケンス変数ビ
ツトがロジツク１のとき、これは、現在の状態
Snがシーケンスの一部であり、入力状態Ｉの変
化がなくてもこのシーケンスの他の状態が続くこ
とを示す。シーケンス変数がロジツク０のとき、
これは、現在の状態Snがシーケンスの一部では
ないか、又は状態のシーケンスの最後状態である
かを示し、入力状態Ｉが変化するまで更にこの状
態は続かない。このシーケンス変数をJKフリツ
プ・フロツプ１００のＪ及びＫ入力端に供給す
る。このフリツプ・フロツプ１００は、タイミン
グ回路９６からの変化パルスによりクロツクされ
る。シーケンス変数がロジツク１ならば、変化パ
ルスの後縁においてフリツプ・フロツプ１００の
出力は状態を変化する。シーケンス変数がロジツ
ク０ならば、フリツプ・フロツプ１００の出力
は、変化パルスを受けても状態を変化しない。
Cffで示すフリツプ・フロツプ１００の出力を他
の入力としてタイミング回路９６に供給する。

入力Ｉが状態を変化すると、タイミング回路９
６がこの状態変化を検出し、その後、変化パルス
を発生して、ステート・マシーンの状態Snを進
める。この状態がシーケンスの最初ならば、ロジ
ツク回路８８が発生するシーケンス状態変数はロ
ジツク１である。よつて、フリツプ・フロツプ１
００に加わる変化パルスの立ち下がり縁により、
このフリツプ・フロツプ１００の出力は状態を変
化する。変化パルスの立ち下がり縁を利用する
と、フリツプ・フロツプ１００をクロツクする前
に状態レジスタ８２は確実に新たなSnを蓄積し、
非同期タイミング回路９６はフリツプ・フロツプ
１００の出力を受ける準備を確実にできる。タイ
ミング回路９６がフリツプ・フロツプ出力Cff状
態のこの変化を検出し、次の変化パルスを発生す
るので、Sn状態のシーケンスを第２状態に進め
る。ステート・マシーンは、シーケンスの最終状
態Snに達するまで、状態シーケンスを進め続け、
シーケンス変数をロジツク０にセツトする。この
ロジツク０がフリツプ・フロツプ１００のＪ及び
Ｋ入力端に供給されると、フリツプフロツプ１０
０の出力状態は変化パルスの後縁において変化し
ない。よつて、タイミング回路９６はCff入力の
変化を検出せず、ステート・マシーン８０は入力
状態Ｉの変化を検出するまで休止状態となる。

第３図は、第２図の非同期タイミング回路９６
の実施例のブロツク図であり、変化検出回路１０
４及び可変時間遅延回路１０６から構成されてい
る。変化検出回路１０４は、入力状態Ｉ又はフリ
ツプ・フロツプ１００の出力状態Cffの任意の変
化を検出し、遅延回路１０６の入力端に結合され
たライン１０８にロジツク１（高）出力信号
DIFFを発生する。変化検出回路１０４は、遅延
回路１０６が発生した高変化信号を受けるまで、
Ｉ又はCffの任意の次の変化に関係なくDIFF信号
は高を維持する。変化検出回路１０４からの
DIFF入力信号が高になつた後の選択した遅延時
間後、遅延回路１０６の出力信号である変化信号
が高に切り替わる。変化信号が高になると、変化
検出回路１０４のDIFF出力がロジツク０（低）
にリセツトされ、変化検出回路１０４がＩ又は
Cffの次の変化を検出するまで低を維持する。

DIFF信号が０に戻ると、遅延回路１０６の変
化信号は直ちに０になる。よつて、遅延回路１０
６が発生する変化パルスは比較的狭く、その幅
は、変化パルスの前縁を受けた際の変化検出回路
１０４のリセツテイング時間及びDIFF信号の後
縁を受けた際の遅延回路１０６のリツセテイング
時間で決まる。従来技術においては、第３図に示
したのと同様なトポロジーを用いたが、遅延回路
１０６はDIFF信号の前縁及び後縁の両方を同じ
固定遅延時間だけ遅延させたので、ステート・マ
シーンの応答時間が伸びた。この実施例では、遅
延回路１０６は、DIFF信号の前縁のみを遅延さ
せ、後縁は遅延させない。更に、上述のごとく、
組合せロジツク回路８８が発生し、遅延回路１０
６に転送したタイミング入力変数Ｔの状態に応じ
て、前縁遅延時間は可変である。

DIFF信号の前縁の遅延は、このDIFF信号の前
縁の後、 ｔ＝D1＋D2＝D3＋D4 の時点に変化パルスの前縁が発生するようにす
る。なお、D1は上述した入力Ｉ変化待ち時間で
あり、D2も上述し組合せロジツク回路８８のサ
イクル時間であり、D3は遅延回路１０６の可変
遅延であり、D4は変化パルスの固定パルス幅で
ある。時間D3は、ロジツク回路８８が供給した
時間変数Ｔにより適切に制御され、D4は固定な
ので、時間ｔは各マシーン状態Snに対し最小時
間となる。

第４図は、変化検出回路１０４の実施例のブロ
ツク図であり、ｊ＋１ビツト・ラツチ回路１１０
と、G1〜Gj＋１で示すｊ＋１組の排他的オア
（XOR）ゲート１１２と、オア・ゲート１１４と
を具えている。変数ｊは、入力状態Ｉを形成する
２進状態変数の数である。各入力変数Ixをラツチ
回路１１０の対応する入力端Ax及び対応する
XORゲートGxの一方の入力端に供給する。同様
に、第２図のフリツプ・フロツプ１００からの
Cff変数をラツチ回路１１０のAj＋１入力端及び
XORゲートGj＋１の一方の入力端に供給する。
ラツチ回路１１０の各出力Bxを対応するXORゲ
ートGxの第２入力端に供給し、XORゲート１１
２の全出力端をオア・ゲート１１４の各入力端に
接続する。遅延回路１０６からの変化信号が、ラ
ツチ回路１１０のクロツク入力端を制御する。

ラツチ回路１１０は、クロツクが高のとき入力
信号を出力端に転送し、クロツクが低のとき出力
信号を固定する。よつて、変化信号が低になる
と、Ｉ及びCffの最終状態がラツチ回路に蓄積さ
れ、他の変化信号の前縁がクロツク入力端に達す
るまで、これら最終状態が出力端Bxに現われて
いる。任意のIx又はCffに変化が生じると、対応
するXORゲートの入力が異なるので、このXOR
ゲートの出力がロジツク１に切り替わつて、OR
ゲート１１４の出力であるDIFF信号が高になる。
変化信号の前縁がラツチ回路１１０のクロツク端
に達すると、Ix及びCffの現在の状態をラツチ回
路の出力端に転送し、このラツチ回路のBx出力
端を介して対応するXORゲート１１２の入力端
に供給するので、すべてのXORゲートの両方の
入力が等しくなる。それにより、すべてのXOR
ゲートの出力が０に切り替わるので、オア・ゲー
ト１１４のDIFF出力も０に戻る。よつて、遅延
回路１０６が変化信号を低に駆動するので、入力
検出サイクルが終了し、マシーン状態変化が開始
する。その後、Ｉ又はCffの任意の続く変化によ
り、他の検出サイクルが開始する。

第５図は、第３図の遅延回路１０６の実施例の
ブロツク図であり、ｉ段のシフト・レジスタ１１
６と、ｉ個の入力端を有するマルチプレクサ
（MUX）１１８と、発振器（OSC）１２０とを
具えている。シフト・レジスタ１１６のリセツト
入力端(R)にDIFF信号を供給し、データ入力端(D)
にロジツク１を供給する。発振器１２０によりシ
フト・リジスタ１１６をクロツクする。B1〜Bi
で示すシフト・レジスタ１１６の出力端をマルチ
プレクサ１１８の対応する入力端A1〜Aiに接続
する。更にDIFF信号をマルチプレクサ１１８の
エネーブル入力端（EN）に供給し、第２図のロ
ジツク回路８８からのＴ変数をマルチプレクサ１
１８の切換制御入力（SEL）に供給する。

DIFF信号の前縁を受けると、シフト・レジス
タ１１６のすべての出力端Bxが０にリセツトさ
れる。よつて、発振器１２０からの各クロツク・
サイクル毎に、シフト・レジスタ１１６はデータ
入力端に供給されたロジツク１を連続した出力端
Bxにシフトするので、リセツト後の第１クロツ
ク・サイクルによりB1が高になり、リセツ後の
第２クロツク・サイクルによりB2が高になり、
リセツト後のＸ番目のクロツク・サイクルにより
Bxが高になる。マルチプレクサ１１８のエネー
ブル端子ENに供給されたDIFF信号が低のとき、
変化信号であるマルチプレクサ１１８の出力Ｂは
常に低である。DIFF信号が高になると、マルチ
プレクサ１１８の出力端Ｂは１つの選択された入
力端Axに接続される。なお、この選択は、選択
制御入力端に供給された変数Ｔにより制御され
る。

好適な実施例では、発振器１２０は100MHzで
動作する。よつて、シフト・レジスタ１１６の連
続した出力端Bxは、10ナノ秒毎に高になる。マ
ルチプレクサ１１８がシフト・レジスタ１１６の
適当なBx出力をマルチプレクサ１１８の出力端
Ｂに通過させるように変数Ｔを調整して、遅延回
路１０６の可変遅延時間D3を設定する。シフ
ト・レジスタ１１６の段数ｉが16の場合、遅延時
間D3は10ナノ秒ステツプで10ナノ秒から160ナノ
秒まで変化する。シフト・レジスタ１１６の段数
ｉを変更し、発振器１２０の周波数を調整するこ
とにより、D3の範囲及び分解能を変更できる。

DIFFパルスの前縁を受けると、シフト・レジ
スタ１１６のすべての出力が０にセツトされ、マ
ルチプレクサ１１８がエネーブルされる。シフ
ト・レジスタ１１６の連続した出力端Bxが、発
振器１２０の各サイクル毎に高になる。シフト・
レジスタ１１６からの選択したAxが高になると、
選択した時間D3後に、マルチプレクサ１１８の
変化出力が高になる。次にこの変化出力信号によ
り、第３図の変化検出回路１０４はDIFF信号を
０にリセツトする。DIFF信号が０になるので、
シフト・レジスタ１０６はクリアされ、マルチプ
レクサ１１８のエネーブル入力が０となるため、
マルチプレクサ１１８の変化出力信号を０にリセ
ツトして、変化検出サイクルを完了すると共に、
マシーン状態変化を開始する。

論理的なマイクロプロセツサ・トランザクシヨ
ンを表わすプローブ１６からのライン３４上の選
択した制御信号のこれら組合せのみにより、クロ
ツク信号、Ｉ／Ｏ方向制御信号、タグ信号又はラ
ツチ制御信号が状態を変化するごとく、トランザ
クシヨン・アナライザの状態に変化が生じるよう
に、第２図の組合せロジツク回路８８のランダ
ム・アクセス・メモリにデータをロードしてもよ
い。よつて、トランザクシヨン・アナライザ２６
はプログラム可能であり、被試験マイクロプロセ
ツサの形式に応じてロジツク回路８８のRAMに
異なるデータをロードできる。したがつて、上述
のごとく、プログラム可能なトランザクシヨン・
アナライザ２６を用いることは、リターゲツタブ
ル・プローブ１６の利用と共に最も望ましく、被
測定装置１４に関連したマイクロプロセツサの形
式に関連なく、ライン３４に選択した制御信号が
現われるように、変更可能である。

しかし、トランザクシヨン・アナライザが発生
するタグ信号は、すべてのマイクロプロセツサに
対し、これらタグ信号が同じ形式のトランザクシ
ヨンを表わす範囲に標準化できる。更に、このよ
うに標準化されたとき、取り込みメモリ１２がよ
り圧縮した形でトランザクシヨンの形式に関連し
たデータを蓄積できるように、トランザクシヨ
ン・アナライザ２６が発生したタグ信号により、
メモリ１２に蓄積されたデータを利用するソフト
ウエアの標準化の程度を高くできる。これは、実
行すべきトランザクシヨンの形式を決定するため
に、被試験マイクロプロセツサの形式を調べるソ
フトウエアが必要ないためである。

トランザクシヨン・アナライザ２６は、ライン
７２にＩ／Ｏ方向信号を発生できるので、かかる
トランザクシヨン・アナライザは、上述のＩ／Ｏ
メモリ・マツプ６８を利用でき、双方向性デー
タ・バツフアを有するプローブ１６と関連して用
いたとき、入力装置を装置１４にシミユレートで
きる。

トランザクシヨン・アナライザ２６にて非同期
のタイミングを用いているので、タイミング用ハ
ードウエアを変更することなく、異なる被試験マ
イクロプロセツサと共に使用できるように、この
トランザクシヨン・アナライザをプログラムでき
る。非同期のタイミングを用いなければ、被試験
装置からのクロツク信号によりクロツクされる同
期ステート・マシーンを具えたトランザクシヨ
ン・アナライザを用いる際に、タイミング用ハー
ドウエアを時々変更する必要がある。

［発明の効果］ 上述のごとく本発明によれば、ロジツク回路が
プログラム可能なので、ハードウエアを変更する
ことなく種々のマイクロプロセツサにトランザク
シヨン・アナライザを適用できる。また、タイミ
ング回路は、非同期で動作し、入力データの変化
を検出してから変化信号を発生するまでの遅延時
間は、現在の状態に応じて最適に変化するので、
高速動作が可能なる。また、本発明のトランザク
シヨン・アナライザは、被試験装置のトランザク
シヨンの形式を表すダグ信号を発生するので、デ
ータ取り込み装置が入力データと共にこのタグ信
号を取り込むことにより、被試験装置の試験をよ
り詳細に行える。

【図面の簡単な説明】

第１図は本発明のトランザクシヨン・アナライ
ザ及びデータ取り込み装置のブロツク図、第２図
は第１図で用いるトランザクシヨン・アナライザ
のブロツク図、第３図は第２図で用いるタイミン
グ回路のブロツク図、第４図は第３図で用いる変
化検出回路の回路図、第５図は第３図で用いる遅
延回路の回路図である。 図において、１０はデータ取り込み装置、２６
はトランザクシヨン・アナライザ、８２及び９４
はレジスタ、８８はロジツク回路、９６はタイミ
ング回路である。

Claims (1)

1. 【特許請求の範囲】 １ 被試験装置からの入力データを取り込むデー
   タ取り込み装置と共に用いるトランザクシヨン・
   アナライザにおいて、 現在の状態を表わす現在状態データを蓄積する
   レジスタと、 該レジスタに蓄積された現在状態データと上記
   入力データ又は該入力データに関連したデータと
   に応じて、次の状態を表わす次状態データ、及び
   上記被試験装置のトランザクシヨンの形式を表す
   ダグ信号を発生すると共に、少なくとも上記現在
   状態データに応じて、遅延時間制御データを発生
   するプログラム可能なロジツク回路と、 上記入力データの変化を検出後、上記ロジツク
   回路からの遅延時間制御データに応じて決まる遅
   延時間経過後に変化信号を発生するタイミング回
   路とを具え、 上記レジスタが上記タイミング回路からの変化
   信号により上記ロジツク回路からの次状態データ
   を現在状態データとして蓄積し、 上記現在状態データが上記データ取り込み装置
   の上記入力データ及び上記ダグ信号の取り込み動
   作を制御することを特徴とするトランザクシヨ
   ン・アナライザ。