JPH01137353A - インタフエース回路 - Google Patents

インタフエース回路

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JPH01137353A
JPH01137353A JP63259627A JP25962788A JPH01137353A JP H01137353 A JPH01137353 A JP H01137353A JP 63259627 A JP63259627 A JP 63259627A JP 25962788 A JP25962788 A JP 25962788A JP H01137353 A JPH01137353 A JP H01137353A
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JP
Japan
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data
signal
latch
input
computer
Prior art date
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Application number
JP63259627A
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English (en)
Inventor
Paul D Kreiser
ポール・デイー・クレイザー
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、レベルセンシティブスキャンデザイン（ＬＳ
ＳＤ）設計規則に適合し、非同期通信ラインから同期コ
ンピュータの内部レジスタにデータを取込むのに特に使
用されるエツジ検出回路を含むインタフェースに関する
。
Ｂ、従来技術とその問題点 集積回路チップの規模と複雑さの増大はＬＳＳＤ回路の
使用についての関心を次第に高めている。
規模、集積度及び複雑さの発展的な増大により試験方法
が改良され、試験性を向上させるような回路構成が設計
されるようになった。
ＬＳＳＤ回路はある程度の関心が持たれているにもかか
わらず、その使用は入力レベルへの応答に限られている
。即ち、（高低いずれかの）入力信号レベルは、クロッ
ク信号を受取ったときに受信ラッチが作動する状態を指
定する。システムの同期クロックが活動状態のとき全て
の信号は安定しているので、信号のエツジ（遷移）はこ
れらの設計では重要ではない、そのため、非同期で作動
する回路とＬＳＳＤ回路をインタフェースするには、受
信を開始する前に受信しようとする信号を受信システム
に同期させる必要がある。このような同期化には常に待
ち時間を必要とし、そのために生ずる時間遅延はシステ
ムの性能に悪影響を及ぼすことになる。
米国特許第３７６１６９５号、同第３７８３２５４号及
び同第３７８４９０７号に概括的に記述された規則に適
合するＬＳＳＤ回路は試験性の向りを図った典型的な例
である。
！ＢＭ　旧Ｃｌ云１浩（ＩＢＭ　Ｔｅｃｈｎｉｃａｌ　
ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ）、Ｖｏｌ、２
１、Ｎｏ、ｌ０１１９７９年　３月、Ｐ、４１６６゜Ｄ
、　Ｅ、データ（Ｇａｔｅｓ）及びＷ、　Ｇ、　　バー
トーン（Ｖｅｒｄｏｏｒｎ）、　Ｊｒ、、”セット／リ
セット型シフトレジスタラッチ（Ｓｅｔ／Ｒｅ５ｅｔ　
５ｈｉｆｔ　Ｒｅｇｉｓｔｅｒ　Ｌａｔｃｈ）″は非同
期でセット及びリセットすることが可能なＬ　Ｓ　Ｓ　
Ｄシフトレジスタラッチについて開示している。この回
路では、システムクロックはラッチのセット又はリセッ
トを可能にするため活動状態でなければならない。
１１１Ｍ　技ＪＬ［ｊＬ−ｒＪＬ浩、Ｖｏｌ、２３、Ｎ
ｏ、５．１９８０　年１０月、ｐ、２０１３、Ｉｌ、Ａ
、ジョンソン　（Ｊｏｈｎｓｏｎ）、　”エツジトリガ
ラッチの設計　（Ｅｄｇｅ　Ｔｒｉｇｇｅｒｅｄ　Ｌａ
ｔｃｈ　Ｄｅｓｉｇｎ）”は同期動作に限定されるエツ
ジトリガラッチについて開示している。
Ｉ　ＩＩ　Ｍ　１ＪＬＩ３Ｌ示」「告、　　Ｖｏｌ、２
４．　　Ｎｏ、ＩＡ、１９８１年　６月、ｐ、　４０４
．　Ｊ、　Ｗ、キャノン　（Ｃａｎｎｏｎ）及びＢ、　
Ｄ、バーマン　（ｌｌｅｒｒｍａｎ）、”信号遷移検出
回路　（ＳｉｇｎａｌＴｒａｎｓｉｔｉｏｎ　Ｄｅｔｅ
ｃｔｉｏｎ　Ｃ１ｒｃｕｉｔ　）”は同期動作のための
エツジトリガラッチについて記述している。
ＩＢＭ　技ＪｆＪＬ＝ｉ’−］Ｌ告、　　Ｖｏｌ、２４
．　　Ｎｏ、２．　１９８１年　７月、ｐ、１０３８．
”ＬＳＳＤ試験可能な非同期セット／リセットラッチ（
Ｌｅｖｅｌ　　５ｅｎｓｉｔｉｖｅ　　５ｃａｎ　　Ｄ
ｅｓｉｇｎＴｅｓｔａｂｌｅ　　Ａｓｙｎｃｈｒｏｎｏ
ｕｓ　　Ｓｅｔ／Ｒｅ５ｅｔ　　Ｌａｔｃｈ　）”はス
キャンクロックを使ってラッチをリセットする同期ラッ
チについて開示している。
米国特許第４２７７６９９号は同期クロック信号を利用
するＤ”タイプフリップフロップを開示している。
月Ｅ　伎１１Ｌ示」［告、Ｖｏｌ、２７、Ｎｏ、１２．
１９８５年　５月。
ｐ、　７１２０．”ＬＳＳＤ設計手法（ＬＳＳＤ　　Ｄ
ｅｓｉｇｎＴｅｃｈｎｉｑｕｅｓ　）”はエツジトリガ
シフトレジスタラッチでＬＳＳＤの規則に適合する手法
を開示してイル、該ラッチは同期動作用に設計されてい
る。
米国特許筒４．５８０１３７号は同期クロッキング及び
非同期クロッキングを提供するラッチ回路を開示してい
る。この特許はＬＳＳＤラッチ設計の種々の角度からの
非常に徹底した観察を含む。
米国特許第４６９２６３３号は同期動作するラッチの設
計を開示している。
本発明の目的は、ＬＳＳＤ規則に適合し、非同期でセッ
トされ同期クロックによって読み出されるエツジトリガ
ラッチを提供することである。
本発明のもう１つの目的は、素子数が最小でしかも同期
クロックによって読み出され且つ非同期でセットされる
エツジトリガ式ＬＳＳＤラッチを提供することである。
更に本発明のもう１つの目的は通信ラインのような非同
期データ入力バスとコンピュータの内部レジスタの間の
ＬＳＳＤインタフェースを提供することである。
Ｃ１問題点を解決するための手段 本発明に従って、現在のデータが有効であることを送信
局が表示するまで入力バスのデータに追随し続けるエツ
ジトリガＬＳＳＤラッチインタフェースレジスタが提供
される。データ有効が表示されると、該インタフェース
レジスタの状況は一定に保持され、接続されているコン
ピュータがその内部レジスタにデータを転送することを
許可する。該レジスタの状況が確定されると直ちに、送
信局はデータが捕捉されていることを知らされ、送信装
置が次の送信を開始できるようになる。該コンピュータ
はラッチからその内部レジスタへのデータの転送が終る
と新しい転送動作を始めるため送信装置からのデータ有
効信号を探す。
Ｄ、実施例 第１図で、送信局１１−別のコンピュータ、端末装置又
は周辺装置など−に接続された非同期のデータバス即ち
通信ライン１０は信号を並列３２ビツトで表わすことが
できる複数の個別の導線を有するとと゛もに、送信局１
１と受信局−コンピュータ１７の場合がある−の間で制
御信号を転送する能力を有する。データバス１０はＬＳ
ＳＤラッチから成るインタフェースレジスタ１３ないし
は他の同等の回路にデータを供給する。インタフェース
レジスタ１３でビット位置を構成する個々のラッチはバ
ス１０のデータの変化に追随し続ける。換言すれば、イ
ンタフェースレジスタ１３を構成するラッチはデータバ
ス１０の個々のラインの信号変化に追随し続ける。
データバス１０のラインの一部はバス１０ｂを介してイ
ンタフェース制御装置１４に接続される。
これらのラインは送信局１１とインタフェース制御装置
１４の間の制御信号の転送に使用される。
インタフェースレジスタ１３の出力バス１５はコンピュ
ータ１７の１つの内部レジスタ１６に接続するように図
示されている。が、代替接続又は追加接続も可能である
０例えば、所定のレジスタにじかに接続される代りに、
出力バス１５はコンピュータの内部バスを経て他のレジ
スタに接続されることもある（図示せず）。
コンピュータ１７はインタフェース制御装置１４に対す
る特定の制御信号を生成する手段を含む。
クロック信号はコンピュータ１７の同期内部クロック（
システムクロック）１８から取出され、ライン１９を介
してインタフェース制御装置１４に転送される。データ
がデータバス１０からインタフェースレジスタ１３に転
送されると、コンピュータ１７はライン３２の信号に応
答して、ロジック又はソフトウェアにより、データ捕捉
信号を生成し、該信号を送信局１１へのバス１０ｃに乗
せる。コンピュータ１７がインタフェースレジスタ１３
から内部レジスタ１６へのデータの転送を終了すると、
インタフェース制御装置１４へのライン２１にデータ転
送終了信号が生成される。これらの信号の生成には従来
の手段が使用されるが、この目的のために専用のロジッ
ク回路又はソフトウェアを使用することもできる。これ
らの信号を生成する特定の方法はその大部分がコンピュ
ータ１７内の資源の使用可能塵に依存する。
送信局１１からコンピュータ１７へのデータの転送は送
信装置がデータをバス１０に乗せると開始される。デー
タバス１０の信号は実際には時間とともに変化する。即
ちピッ１−ラインの電圧は絶えず変化することがある。
インタフェースレジスタ１３を構成する個々のラッチは
データバス１０の信号変化に追随することができる。即
ち、ビットラインの個々の信号が変化すると、対応する
ラッチはその変化を反映するように状況を変える。
このように、インタフェースレジスタ１３の内容はバス
１０に存在するデータに追随し続ける。
送信局１１がバス１０及び１０ｂを介してデータ有効信
号を送りバス１０のデータが有効であることを知らせる
と、インタフェース制御装置１４はライン２２の入力制
御手段（クロック信号）を終了し、それによってインタ
フェースレジスタ１３の状態をデータ有効信号が送られ
た時点でのバス１０の内容に凍結する。コンピュータ１
７もライン３２の対応する信号に応答して、データ捕捉
信号を生成する。データ捕捉信号はバス１０ｃのライン
を介して送信局１１に返送される。
この時点で、転送すべきデータは非同期でインタフェー
スレジスタ１３に記憶されており、同期内部クロック１
８の制御のもとてコンピュータ１７の内部レジスタ１６
への転送が可能である。この転送は同期して行われ、完
了すると、ライン２１にデータ転送終了信号を生じ、新
しい転送サイクルの開始が可能であることをインタフェ
ース制御装置１４に通知する。この信号に応答してイン
タフェース制御装置１４はインタフェースレジスタ１３
が再びバス１０のデータに追随することを可能にする。
第２図で、非同期データバス１０はインタフェースレジ
スタ１３に接続される。データバス１０は３２ビツトワ
ードを並列転送するため３２の個別のビットラインを含
む、インタフェースレジスタ１３は各ビットラインに接
続された個別のＬＳＳＤラッチを有する。ライン２２ａ
及び２２ｂに許可クロック信号が送られると、ラッチは
ビットラインの変化に追随し、インタフェースレジスタ
１３の値はデータバス１０の値と同じになる。
送信局１１がデータバス１０の値をインタフェースレジ
スタ１３に転送することを望む時点で。
データ有効信号はデータバス１０に関連した制御ライン
に送信される。データ有効信号はＡＮＤ反転ゲート５１
の入力５０に供給される。このゲートのもう一方の人力
５２はＬＳＳＤ試験規則に適合させるためにだけ使用さ
れ、全ての正常なシステム動作のあいだは活動状態に保
持される。入力５０と入力５２がどちらも高いレベルで
あるときは、ライン３０の出力は低いレベルとなり、ラ
ッチＬ２は状態を変更し、出力ライン３２にエツジ検出
信号（Ｅ　Ｄ）を生成する。
エツジ検出信号はインバータ６１の入力６０に供給され
、出力６２を低いレベルにする。ライン６２の低いレベ
ルの信号はＡＮＤ反転ゲー１−６６の出力を高いレベル
にし、ライン２２ａの−ＡＣ（非同期クロック）信号を
終了させるとともに、ＡＮＤ反転ゲート６５の動作によ
り、ライン２２ｂの＋ＡＣ信号も終了させる。
クロック信号が供給されない場合、インタフェースレジ
スタ１３はデータバス１０の信号に追随するのを中止し
、ライン２２ａ及び２２ｂのクロック信号終了時に存在
していた値を保持する。
ライン３２のエツジ検出信号は受信システムロジック７
０にも供給され、ロジック７０は単独で又はシステムク
ロックと共にデータ捕捉信号−データバス１０からのデ
ータがインタフェースレジスタ１３にロードされている
ことを表わす−を生成する。データ捕捉信号はデータバ
ス１０ｃの制御ライン７１により送信局１１に戻される
。
受信局がデータを捕捉しているので、この信号は送信局
により　”データバス１０はいま新しい値に変更可能で
ある”ことを示すものと解釈される。
データ捕捉信号を生成するための専用ロジックの使用が
示されているが、この信号の生成は全く簡単であるので
、本発明から逸脱することなく共用ロジック又はソフト
ウェアサブルーチンによっても生成できる。しかしなが
ら、簡単な非りロック式組合せ回路によるデータ捕捉信
号の生成はバス１０によるデータ転送及び応答の速度を
最適化し、該転送及び応答はコンピュータ１７のシステ
ムクロックによらずに行われる。
この時点で、コンピュータ１７は、それ自身の同期シス
テムクロック１８の制御により、インタフェースレジス
タ１３の捕捉データをその内部レジスタ又はデータバス
に転送する。この動作が完了したとき、専用のロジック
８０は、コンピュータ１７のレジスタ又はデータバスへ
のデータ転送に応答して、インタフェース制御装置１４
に至るライン２１に接続されたライン８１にデータ転送
終了信号を生成する。同一ないしは同等のロジックはリ
セット信号−ＡＮＤ反転ゲート９１の入力９０に加えら
れるーを生成する。
ライン２１はラッチ２６の入力２５に接続される。入力
２５が高いレベルになると、出力ライン２８は低いレベ
ルとなり、ラッチＬ２の起動入力への信号を低いレベル
にする。コンピュータシステムはＡＮＤ反転ゲート９１
の入力９２への同期システムクロック１８も活動状態に
する。ＡＮＤ反転ゲート９１の入力９０及び９２がどち
らも高いレベルの場合、ライン３０の出力は低いレベル
になり、新しい受信サイクルに備えてラッチＬ２をリセ
ッ１−する。
グリッチ（ｇｌｉｔｃｈ）のないラッチＬ２を提供する
ため４つのＡＮＤ反転モジュールＡＩが図示のように接
続される。第３図で、セット人力３０におけるＬ２クロ
ックの負方向への遷移は内部のラインＸ、Ｙのレベルを
図示のように変える。そうするとライン３２のエツジ検
出信号出力（ＥＤ）は高いレベルになる。ラッチＬ２の
起動入力に接続されたライン２８の信号（−Ｚ）　がデ
ータ転送終了信号の不在を表わしていると、ラッチＬ２
が入力３０の信号レベルの変化に反応するのを阻止する
。ライン２８の信号が低いレベル−データ転送終了信号
の存在を表わす−になると、ラッチＬ２は起動され、従
って、セット人力３０の信号の変化に反応することが可
能になる。
第４図はこの事象のシーケンス、ラッチＬ２の非同期的
なセツティング及び同期的なリセットを示す６個々のＡ
ＮＤ反転ゲートへの種々の他の入力は、前述の参照文献
に記述された周知のＬＳＳＤ手法に従って、システム試
験のために使用される。
Ｅ０発明の効果 本発明によれば、ＬＳＳＤ規則に適合し、非同期でセッ
トされ同期クロックによって読み出されるエツジトリガ
ラッチが提供される。
【図面の簡単な説明】
第１図は送信゛局、受信コンピュータ、インタフェース
制御及び通信データレジスタの間の関係を示すブロック
図、 第２図はラッチ回路及びタイミング信号の詳細を示す回
路図。 第３図はＬＳＳＤラッチで生成される信号を示すタイミ
ング図、 第４図は本発明で使用される種々の入力、出力。 タイミング及びシステム信号の関係を示すタイミング図
である。 １０・・・・データバス、１１・・・・送信局、１３・
・・・インタフェースレジスタ、１４・・・・インタフ
ェース制御装置、１６内部レジスタ、１７・・・・コン
ピュータ、１８・・・・システムクロック、７０．８０
・・・・ロジック。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） −２−＝ Ｌ２クロ・ツク　　　　　　　　　　　　　　　　　　
　−−−−−÷出力（印１　　　　　　　　　　　　　
−第８閂 し１システムクロツク」］−］一一一−ｊ１−−−−−
Ｌ２システムクロック　−！し一一一一−ｊ１−−−÷
１式駿クロック　１　　「−−一一−−−−−−−−−
→し１人力　（◆Ｚｌ−し一−−−−−−−−−−−Ｊ
−−−−１−一−Ｌ２出力（−２） テ・・−り膚ＭＪトーーーーーーーーーーー◆Ｌ２りｌ
ｊ−／り Ｌ２ｅ力（印１−「−一一一一一一−４第４図

Claims (1)

  1. 【特許請求の範囲】 送信局から送られてくるデータを該データの存在を表わ
    す信号に応答して取込むためのインタフェース回路にし
    て、 起動入力及びセット入力を有するエッジトリガ式フリッ
    プフロップと、 前記信号に応答して前記フリップフロップをデータ検出
    状態にセットするための信号を前記セット入力へ供給す
    る手段と、 前記手段からの信号に従って前記フリップフロップをセ
    ットするために前記データが取込まれたことを示す信号
    を前記起動入力へ供給する手段と、を具備するインタフ
    ェース回路。
JP63259627A 1987-11-17 1988-10-17 インタフエース回路 Pending JPH01137353A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/121,611 US4962474A (en) 1987-11-17 1987-11-17 LSSD edge detection logic for asynchronous data interface
US121611 1987-11-17

Publications (1)

Publication Number Publication Date
JPH01137353A true JPH01137353A (ja) 1989-05-30

Family

ID=22397773

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63259627A Pending JPH01137353A (ja) 1987-11-17 1988-10-17 インタフエース回路

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US (1) US4962474A (ja)
EP (1) EP0317470A3 (ja)
JP (1) JPH01137353A (ja)

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EP0317470A2 (en) 1989-05-24
EP0317470A3 (en) 1991-04-17
US4962474A (en) 1990-10-09

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