JPH01137353A - インタフエース回路 - Google Patents
インタフエース回路Info
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- JPH01137353A JPH01137353A JP63259627A JP25962788A JPH01137353A JP H01137353 A JPH01137353 A JP H01137353A JP 63259627 A JP63259627 A JP 63259627A JP 25962788 A JP25962788 A JP 25962788A JP H01137353 A JPH01137353 A JP H01137353A
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- signal
- latch
- input
- computer
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- 230000001960 triggered effect Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 abstract description 20
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- 238000000034 method Methods 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 4
- 238000003708 edge detection Methods 0.000 description 3
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- 230000002411 adverse Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、レベルセンシティブスキャンデザイン(LS
SD)設計規則に適合し、非同期通信ラインから同期コ
ンピュータの内部レジスタにデータを取込むのに特に使
用されるエツジ検出回路を含むインタフェースに関する
。
SD)設計規則に適合し、非同期通信ラインから同期コ
ンピュータの内部レジスタにデータを取込むのに特に使
用されるエツジ検出回路を含むインタフェースに関する
。
B、従来技術とその問題点
集積回路チップの規模と複雑さの増大はLSSD回路の
使用についての関心を次第に高めている。
使用についての関心を次第に高めている。
規模、集積度及び複雑さの発展的な増大により試験方法
が改良され、試験性を向上させるような回路構成が設計
されるようになった。
が改良され、試験性を向上させるような回路構成が設計
されるようになった。
LSSD回路はある程度の関心が持たれているにもかか
わらず、その使用は入力レベルへの応答に限られている
。即ち、(高低いずれかの)入力信号レベルは、クロッ
ク信号を受取ったときに受信ラッチが作動する状態を指
定する。システムの同期クロックが活動状態のとき全て
の信号は安定しているので、信号のエツジ(遷移)はこ
れらの設計では重要ではない、そのため、非同期で作動
する回路とLSSD回路をインタフェースするには、受
信を開始する前に受信しようとする信号を受信システム
に同期させる必要がある。このような同期化には常に待
ち時間を必要とし、そのために生ずる時間遅延はシステ
ムの性能に悪影響を及ぼすことになる。
わらず、その使用は入力レベルへの応答に限られている
。即ち、(高低いずれかの)入力信号レベルは、クロッ
ク信号を受取ったときに受信ラッチが作動する状態を指
定する。システムの同期クロックが活動状態のとき全て
の信号は安定しているので、信号のエツジ(遷移)はこ
れらの設計では重要ではない、そのため、非同期で作動
する回路とLSSD回路をインタフェースするには、受
信を開始する前に受信しようとする信号を受信システム
に同期させる必要がある。このような同期化には常に待
ち時間を必要とし、そのために生ずる時間遅延はシステ
ムの性能に悪影響を及ぼすことになる。
米国特許第3761695号、同第3783254号及
び同第3784907号に概括的に記述された規則に適
合するLSSD回路は試験性の向りを図った典型的な例
である。
び同第3784907号に概括的に記述された規則に適
合するLSSD回路は試験性の向りを図った典型的な例
である。
!BM 旧Cl云1浩(IBM Technical
DisclosureBulletin)、Vol、2
1、No、l011979年 3月、P、4166゜D
、 E、データ(Gates)及びW、 G、 バー
トーン(Verdoorn)、 Jr、、”セット/リ
セット型シフトレジスタラッチ(Set/Re5et
5hift Register Latch)″は非同
期でセット及びリセットすることが可能なL S S
Dシフトレジスタラッチについて開示している。この回
路では、システムクロックはラッチのセット又はリセッ
トを可能にするため活動状態でなければならない。
DisclosureBulletin)、Vol、2
1、No、l011979年 3月、P、4166゜D
、 E、データ(Gates)及びW、 G、 バー
トーン(Verdoorn)、 Jr、、”セット/リ
セット型シフトレジスタラッチ(Set/Re5et
5hift Register Latch)″は非同
期でセット及びリセットすることが可能なL S S
Dシフトレジスタラッチについて開示している。この回
路では、システムクロックはラッチのセット又はリセッ
トを可能にするため活動状態でなければならない。
111M 技JL[jL−rJL浩、Vol、23、N
o、5.1980 年10月、p、2013、Il、A
、ジョンソン (Johnson)、 ”エツジトリガ
ラッチの設計 (Edge Triggered La
tch Design)”は同期動作に限定されるエツ
ジトリガラッチについて開示している。
o、5.1980 年10月、p、2013、Il、A
、ジョンソン (Johnson)、 ”エツジトリガ
ラッチの設計 (Edge Triggered La
tch Design)”は同期動作に限定されるエツ
ジトリガラッチについて開示している。
I II M 1JLI3L示」「告、 Vol、2
4. No、IA、1981年 6月、p、 404
. J、 W、キャノン (Cannon)及びB、
D、バーマン (llerrman)、”信号遷移検出
回路 (SignalTransition Dete
ction C1rcuit )”は同期動作のための
エツジトリガラッチについて記述している。
4. No、IA、1981年 6月、p、 404
. J、 W、キャノン (Cannon)及びB、
D、バーマン (llerrman)、”信号遷移検出
回路 (SignalTransition Dete
ction C1rcuit )”は同期動作のための
エツジトリガラッチについて記述している。
IBM 技JfJL=i’−]L告、 Vol、24
. No、2. 1981年 7月、p、1038.
”LSSD試験可能な非同期セット/リセットラッチ(
Level 5ensitive 5can D
esignTestable Asynchrono
us Set/Re5et Latch )”はス
キャンクロックを使ってラッチをリセットする同期ラッ
チについて開示している。
. No、2. 1981年 7月、p、1038.
”LSSD試験可能な非同期セット/リセットラッチ(
Level 5ensitive 5can D
esignTestable Asynchrono
us Set/Re5et Latch )”はス
キャンクロックを使ってラッチをリセットする同期ラッ
チについて開示している。
米国特許第4277699号は同期クロック信号を利用
するD”タイプフリップフロップを開示している。
するD”タイプフリップフロップを開示している。
月E 伎11L示」[告、Vol、27、No、12.
1985年 5月。
1985年 5月。
p、 7120.”LSSD設計手法(LSSD D
esignTechniques )”はエツジトリガ
シフトレジスタラッチでLSSDの規則に適合する手法
を開示してイル、該ラッチは同期動作用に設計されてい
る。
esignTechniques )”はエツジトリガ
シフトレジスタラッチでLSSDの規則に適合する手法
を開示してイル、該ラッチは同期動作用に設計されてい
る。
米国特許筒4.580137号は同期クロッキング及び
非同期クロッキングを提供するラッチ回路を開示してい
る。この特許はLSSDラッチ設計の種々の角度からの
非常に徹底した観察を含む。
非同期クロッキングを提供するラッチ回路を開示してい
る。この特許はLSSDラッチ設計の種々の角度からの
非常に徹底した観察を含む。
米国特許第4692633号は同期動作するラッチの設
計を開示している。
計を開示している。
本発明の目的は、LSSD規則に適合し、非同期でセッ
トされ同期クロックによって読み出されるエツジトリガ
ラッチを提供することである。
トされ同期クロックによって読み出されるエツジトリガ
ラッチを提供することである。
本発明のもう1つの目的は、素子数が最小でしかも同期
クロックによって読み出され且つ非同期でセットされる
エツジトリガ式LSSDラッチを提供することである。
クロックによって読み出され且つ非同期でセットされる
エツジトリガ式LSSDラッチを提供することである。
更に本発明のもう1つの目的は通信ラインのような非同
期データ入力バスとコンピュータの内部レジスタの間の
LSSDインタフェースを提供することである。
期データ入力バスとコンピュータの内部レジスタの間の
LSSDインタフェースを提供することである。
C1問題点を解決するための手段
本発明に従って、現在のデータが有効であることを送信
局が表示するまで入力バスのデータに追随し続けるエツ
ジトリガLSSDラッチインタフェースレジスタが提供
される。データ有効が表示されると、該インタフェース
レジスタの状況は一定に保持され、接続されているコン
ピュータがその内部レジスタにデータを転送することを
許可する。該レジスタの状況が確定されると直ちに、送
信局はデータが捕捉されていることを知らされ、送信装
置が次の送信を開始できるようになる。該コンピュータ
はラッチからその内部レジスタへのデータの転送が終る
と新しい転送動作を始めるため送信装置からのデータ有
効信号を探す。
局が表示するまで入力バスのデータに追随し続けるエツ
ジトリガLSSDラッチインタフェースレジスタが提供
される。データ有効が表示されると、該インタフェース
レジスタの状況は一定に保持され、接続されているコン
ピュータがその内部レジスタにデータを転送することを
許可する。該レジスタの状況が確定されると直ちに、送
信局はデータが捕捉されていることを知らされ、送信装
置が次の送信を開始できるようになる。該コンピュータ
はラッチからその内部レジスタへのデータの転送が終る
と新しい転送動作を始めるため送信装置からのデータ有
効信号を探す。
D、実施例
第1図で、送信局11−別のコンピュータ、端末装置又
は周辺装置など−に接続された非同期のデータバス即ち
通信ライン10は信号を並列32ビツトで表わすことが
できる複数の個別の導線を有するとと゛もに、送信局1
1と受信局−コンピュータ17の場合がある−の間で制
御信号を転送する能力を有する。データバス10はLS
SDラッチから成るインタフェースレジスタ13ないし
は他の同等の回路にデータを供給する。インタフェース
レジスタ13でビット位置を構成する個々のラッチはバ
ス10のデータの変化に追随し続ける。換言すれば、イ
ンタフェースレジスタ13を構成するラッチはデータバ
ス10の個々のラインの信号変化に追随し続ける。
は周辺装置など−に接続された非同期のデータバス即ち
通信ライン10は信号を並列32ビツトで表わすことが
できる複数の個別の導線を有するとと゛もに、送信局1
1と受信局−コンピュータ17の場合がある−の間で制
御信号を転送する能力を有する。データバス10はLS
SDラッチから成るインタフェースレジスタ13ないし
は他の同等の回路にデータを供給する。インタフェース
レジスタ13でビット位置を構成する個々のラッチはバ
ス10のデータの変化に追随し続ける。換言すれば、イ
ンタフェースレジスタ13を構成するラッチはデータバ
ス10の個々のラインの信号変化に追随し続ける。
データバス10のラインの一部はバス10bを介してイ
ンタフェース制御装置14に接続される。
ンタフェース制御装置14に接続される。
これらのラインは送信局11とインタフェース制御装置
14の間の制御信号の転送に使用される。
14の間の制御信号の転送に使用される。
インタフェースレジスタ13の出力バス15はコンピュ
ータ17の1つの内部レジスタ16に接続するように図
示されている。が、代替接続又は追加接続も可能である
0例えば、所定のレジスタにじかに接続される代りに、
出力バス15はコンピュータの内部バスを経て他のレジ
スタに接続されることもある(図示せず)。
ータ17の1つの内部レジスタ16に接続するように図
示されている。が、代替接続又は追加接続も可能である
0例えば、所定のレジスタにじかに接続される代りに、
出力バス15はコンピュータの内部バスを経て他のレジ
スタに接続されることもある(図示せず)。
コンピュータ17はインタフェース制御装置14に対す
る特定の制御信号を生成する手段を含む。
る特定の制御信号を生成する手段を含む。
クロック信号はコンピュータ17の同期内部クロック(
システムクロック)18から取出され、ライン19を介
してインタフェース制御装置14に転送される。データ
がデータバス10からインタフェースレジスタ13に転
送されると、コンピュータ17はライン32の信号に応
答して、ロジック又はソフトウェアにより、データ捕捉
信号を生成し、該信号を送信局11へのバス10cに乗
せる。コンピュータ17がインタフェースレジスタ13
から内部レジスタ16へのデータの転送を終了すると、
インタフェース制御装置14へのライン21にデータ転
送終了信号が生成される。これらの信号の生成には従来
の手段が使用されるが、この目的のために専用のロジッ
ク回路又はソフトウェアを使用することもできる。これ
らの信号を生成する特定の方法はその大部分がコンピュ
ータ17内の資源の使用可能塵に依存する。
システムクロック)18から取出され、ライン19を介
してインタフェース制御装置14に転送される。データ
がデータバス10からインタフェースレジスタ13に転
送されると、コンピュータ17はライン32の信号に応
答して、ロジック又はソフトウェアにより、データ捕捉
信号を生成し、該信号を送信局11へのバス10cに乗
せる。コンピュータ17がインタフェースレジスタ13
から内部レジスタ16へのデータの転送を終了すると、
インタフェース制御装置14へのライン21にデータ転
送終了信号が生成される。これらの信号の生成には従来
の手段が使用されるが、この目的のために専用のロジッ
ク回路又はソフトウェアを使用することもできる。これ
らの信号を生成する特定の方法はその大部分がコンピュ
ータ17内の資源の使用可能塵に依存する。
送信局11からコンピュータ17へのデータの転送は送
信装置がデータをバス10に乗せると開始される。デー
タバス10の信号は実際には時間とともに変化する。即
ちピッ1−ラインの電圧は絶えず変化することがある。
信装置がデータをバス10に乗せると開始される。デー
タバス10の信号は実際には時間とともに変化する。即
ちピッ1−ラインの電圧は絶えず変化することがある。
インタフェースレジスタ13を構成する個々のラッチは
データバス10の信号変化に追随することができる。即
ち、ビットラインの個々の信号が変化すると、対応する
ラッチはその変化を反映するように状況を変える。
データバス10の信号変化に追随することができる。即
ち、ビットラインの個々の信号が変化すると、対応する
ラッチはその変化を反映するように状況を変える。
このように、インタフェースレジスタ13の内容はバス
10に存在するデータに追随し続ける。
10に存在するデータに追随し続ける。
送信局11がバス10及び10bを介してデータ有効信
号を送りバス10のデータが有効であることを知らせる
と、インタフェース制御装置14はライン22の入力制
御手段(クロック信号)を終了し、それによってインタ
フェースレジスタ13の状態をデータ有効信号が送られ
た時点でのバス10の内容に凍結する。コンピュータ1
7もライン32の対応する信号に応答して、データ捕捉
信号を生成する。データ捕捉信号はバス10cのライン
を介して送信局11に返送される。
号を送りバス10のデータが有効であることを知らせる
と、インタフェース制御装置14はライン22の入力制
御手段(クロック信号)を終了し、それによってインタ
フェースレジスタ13の状態をデータ有効信号が送られ
た時点でのバス10の内容に凍結する。コンピュータ1
7もライン32の対応する信号に応答して、データ捕捉
信号を生成する。データ捕捉信号はバス10cのライン
を介して送信局11に返送される。
この時点で、転送すべきデータは非同期でインタフェー
スレジスタ13に記憶されており、同期内部クロック1
8の制御のもとてコンピュータ17の内部レジスタ16
への転送が可能である。この転送は同期して行われ、完
了すると、ライン21にデータ転送終了信号を生じ、新
しい転送サイクルの開始が可能であることをインタフェ
ース制御装置14に通知する。この信号に応答してイン
タフェース制御装置14はインタフェースレジスタ13
が再びバス10のデータに追随することを可能にする。
スレジスタ13に記憶されており、同期内部クロック1
8の制御のもとてコンピュータ17の内部レジスタ16
への転送が可能である。この転送は同期して行われ、完
了すると、ライン21にデータ転送終了信号を生じ、新
しい転送サイクルの開始が可能であることをインタフェ
ース制御装置14に通知する。この信号に応答してイン
タフェース制御装置14はインタフェースレジスタ13
が再びバス10のデータに追随することを可能にする。
第2図で、非同期データバス10はインタフェースレジ
スタ13に接続される。データバス10は32ビツトワ
ードを並列転送するため32の個別のビットラインを含
む、インタフェースレジスタ13は各ビットラインに接
続された個別のLSSDラッチを有する。ライン22a
及び22bに許可クロック信号が送られると、ラッチは
ビットラインの変化に追随し、インタフェースレジスタ
13の値はデータバス10の値と同じになる。
スタ13に接続される。データバス10は32ビツトワ
ードを並列転送するため32の個別のビットラインを含
む、インタフェースレジスタ13は各ビットラインに接
続された個別のLSSDラッチを有する。ライン22a
及び22bに許可クロック信号が送られると、ラッチは
ビットラインの変化に追随し、インタフェースレジスタ
13の値はデータバス10の値と同じになる。
送信局11がデータバス10の値をインタフェースレジ
スタ13に転送することを望む時点で。
スタ13に転送することを望む時点で。
データ有効信号はデータバス10に関連した制御ライン
に送信される。データ有効信号はAND反転ゲート51
の入力50に供給される。このゲートのもう一方の人力
52はLSSD試験規則に適合させるためにだけ使用さ
れ、全ての正常なシステム動作のあいだは活動状態に保
持される。入力50と入力52がどちらも高いレベルで
あるときは、ライン30の出力は低いレベルとなり、ラ
ッチL2は状態を変更し、出力ライン32にエツジ検出
信号(E D)を生成する。
に送信される。データ有効信号はAND反転ゲート51
の入力50に供給される。このゲートのもう一方の人力
52はLSSD試験規則に適合させるためにだけ使用さ
れ、全ての正常なシステム動作のあいだは活動状態に保
持される。入力50と入力52がどちらも高いレベルで
あるときは、ライン30の出力は低いレベルとなり、ラ
ッチL2は状態を変更し、出力ライン32にエツジ検出
信号(E D)を生成する。
エツジ検出信号はインバータ61の入力60に供給され
、出力62を低いレベルにする。ライン62の低いレベ
ルの信号はAND反転ゲー1−66の出力を高いレベル
にし、ライン22aの−AC(非同期クロック)信号を
終了させるとともに、AND反転ゲート65の動作によ
り、ライン22bの+AC信号も終了させる。
、出力62を低いレベルにする。ライン62の低いレベ
ルの信号はAND反転ゲー1−66の出力を高いレベル
にし、ライン22aの−AC(非同期クロック)信号を
終了させるとともに、AND反転ゲート65の動作によ
り、ライン22bの+AC信号も終了させる。
クロック信号が供給されない場合、インタフェースレジ
スタ13はデータバス10の信号に追随するのを中止し
、ライン22a及び22bのクロック信号終了時に存在
していた値を保持する。
スタ13はデータバス10の信号に追随するのを中止し
、ライン22a及び22bのクロック信号終了時に存在
していた値を保持する。
ライン32のエツジ検出信号は受信システムロジック7
0にも供給され、ロジック70は単独で又はシステムク
ロックと共にデータ捕捉信号−データバス10からのデ
ータがインタフェースレジスタ13にロードされている
ことを表わす−を生成する。データ捕捉信号はデータバ
ス10cの制御ライン71により送信局11に戻される
。
0にも供給され、ロジック70は単独で又はシステムク
ロックと共にデータ捕捉信号−データバス10からのデ
ータがインタフェースレジスタ13にロードされている
ことを表わす−を生成する。データ捕捉信号はデータバ
ス10cの制御ライン71により送信局11に戻される
。
受信局がデータを捕捉しているので、この信号は送信局
により ”データバス10はいま新しい値に変更可能で
ある”ことを示すものと解釈される。
により ”データバス10はいま新しい値に変更可能で
ある”ことを示すものと解釈される。
データ捕捉信号を生成するための専用ロジックの使用が
示されているが、この信号の生成は全く簡単であるので
、本発明から逸脱することなく共用ロジック又はソフト
ウェアサブルーチンによっても生成できる。しかしなが
ら、簡単な非りロック式組合せ回路によるデータ捕捉信
号の生成はバス10によるデータ転送及び応答の速度を
最適化し、該転送及び応答はコンピュータ17のシステ
ムクロックによらずに行われる。
示されているが、この信号の生成は全く簡単であるので
、本発明から逸脱することなく共用ロジック又はソフト
ウェアサブルーチンによっても生成できる。しかしなが
ら、簡単な非りロック式組合せ回路によるデータ捕捉信
号の生成はバス10によるデータ転送及び応答の速度を
最適化し、該転送及び応答はコンピュータ17のシステ
ムクロックによらずに行われる。
この時点で、コンピュータ17は、それ自身の同期シス
テムクロック18の制御により、インタフェースレジス
タ13の捕捉データをその内部レジスタ又はデータバス
に転送する。この動作が完了したとき、専用のロジック
80は、コンピュータ17のレジスタ又はデータバスへ
のデータ転送に応答して、インタフェース制御装置14
に至るライン21に接続されたライン81にデータ転送
終了信号を生成する。同一ないしは同等のロジックはリ
セット信号−AND反転ゲート91の入力90に加えら
れるーを生成する。
テムクロック18の制御により、インタフェースレジス
タ13の捕捉データをその内部レジスタ又はデータバス
に転送する。この動作が完了したとき、専用のロジック
80は、コンピュータ17のレジスタ又はデータバスへ
のデータ転送に応答して、インタフェース制御装置14
に至るライン21に接続されたライン81にデータ転送
終了信号を生成する。同一ないしは同等のロジックはリ
セット信号−AND反転ゲート91の入力90に加えら
れるーを生成する。
ライン21はラッチ26の入力25に接続される。入力
25が高いレベルになると、出力ライン28は低いレベ
ルとなり、ラッチL2の起動入力への信号を低いレベル
にする。コンピュータシステムはAND反転ゲート91
の入力92への同期システムクロック18も活動状態に
する。AND反転ゲート91の入力90及び92がどち
らも高いレベルの場合、ライン30の出力は低いレベル
になり、新しい受信サイクルに備えてラッチL2をリセ
ッ1−する。
25が高いレベルになると、出力ライン28は低いレベ
ルとなり、ラッチL2の起動入力への信号を低いレベル
にする。コンピュータシステムはAND反転ゲート91
の入力92への同期システムクロック18も活動状態に
する。AND反転ゲート91の入力90及び92がどち
らも高いレベルの場合、ライン30の出力は低いレベル
になり、新しい受信サイクルに備えてラッチL2をリセ
ッ1−する。
グリッチ(glitch)のないラッチL2を提供する
ため4つのAND反転モジュールAIが図示のように接
続される。第3図で、セット人力30におけるL2クロ
ックの負方向への遷移は内部のラインX、Yのレベルを
図示のように変える。そうするとライン32のエツジ検
出信号出力(ED)は高いレベルになる。ラッチL2の
起動入力に接続されたライン28の信号(−Z) がデ
ータ転送終了信号の不在を表わしていると、ラッチL2
が入力30の信号レベルの変化に反応するのを阻止する
。ライン28の信号が低いレベル−データ転送終了信号
の存在を表わす−になると、ラッチL2は起動され、従
って、セット人力30の信号の変化に反応することが可
能になる。
ため4つのAND反転モジュールAIが図示のように接
続される。第3図で、セット人力30におけるL2クロ
ックの負方向への遷移は内部のラインX、Yのレベルを
図示のように変える。そうするとライン32のエツジ検
出信号出力(ED)は高いレベルになる。ラッチL2の
起動入力に接続されたライン28の信号(−Z) がデ
ータ転送終了信号の不在を表わしていると、ラッチL2
が入力30の信号レベルの変化に反応するのを阻止する
。ライン28の信号が低いレベル−データ転送終了信号
の存在を表わす−になると、ラッチL2は起動され、従
って、セット人力30の信号の変化に反応することが可
能になる。
第4図はこの事象のシーケンス、ラッチL2の非同期的
なセツティング及び同期的なリセットを示す6個々のA
ND反転ゲートへの種々の他の入力は、前述の参照文献
に記述された周知のLSSD手法に従って、システム試
験のために使用される。
なセツティング及び同期的なリセットを示す6個々のA
ND反転ゲートへの種々の他の入力は、前述の参照文献
に記述された周知のLSSD手法に従って、システム試
験のために使用される。
E0発明の効果
本発明によれば、LSSD規則に適合し、非同期でセッ
トされ同期クロックによって読み出されるエツジトリガ
ラッチが提供される。
トされ同期クロックによって読み出されるエツジトリガ
ラッチが提供される。
第1図は送信゛局、受信コンピュータ、インタフェース
制御及び通信データレジスタの間の関係を示すブロック
図、 第2図はラッチ回路及びタイミング信号の詳細を示す回
路図。 第3図はLSSDラッチで生成される信号を示すタイミ
ング図、 第4図は本発明で使用される種々の入力、出力。 タイミング及びシステム信号の関係を示すタイミング図
である。 10・・・・データバス、11・・・・送信局、13・
・・・インタフェースレジスタ、14・・・・インタフ
ェース制御装置、16内部レジスタ、17・・・・コン
ピュータ、18・・・・システムクロック、70.80
・・・・ロジック。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −(外1名) −2−= L2クロ・ツク
−−−−−÷出力(印1
−第8閂 し1システムクロツク」]−]一一一−j1−−−−−
L2システムクロック −!し一一一一−j1−−−÷
1式駿クロック 1 「−−一一−−−−−−−−−
→し1人力 (◆Zl−し一−−−−−−−−−−−J
−−−−1−一−L2出力(−2) テ・・−り膚MJトーーーーーーーーーーー◆L2りl
j−/り L2e力(印1−「−一一一一一一−4第4図
制御及び通信データレジスタの間の関係を示すブロック
図、 第2図はラッチ回路及びタイミング信号の詳細を示す回
路図。 第3図はLSSDラッチで生成される信号を示すタイミ
ング図、 第4図は本発明で使用される種々の入力、出力。 タイミング及びシステム信号の関係を示すタイミング図
である。 10・・・・データバス、11・・・・送信局、13・
・・・インタフェースレジスタ、14・・・・インタフ
ェース制御装置、16内部レジスタ、17・・・・コン
ピュータ、18・・・・システムクロック、70.80
・・・・ロジック。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −(外1名) −2−= L2クロ・ツク
−−−−−÷出力(印1
−第8閂 し1システムクロツク」]−]一一一−j1−−−−−
L2システムクロック −!し一一一一−j1−−−÷
1式駿クロック 1 「−−一一−−−−−−−−−
→し1人力 (◆Zl−し一−−−−−−−−−−−J
−−−−1−一−L2出力(−2) テ・・−り膚MJトーーーーーーーーーーー◆L2りl
j−/り L2e力(印1−「−一一一一一一−4第4図
Claims (1)
- 【特許請求の範囲】 送信局から送られてくるデータを該データの存在を表わ
す信号に応答して取込むためのインタフェース回路にし
て、 起動入力及びセット入力を有するエッジトリガ式フリッ
プフロップと、 前記信号に応答して前記フリップフロップをデータ検出
状態にセットするための信号を前記セット入力へ供給す
る手段と、 前記手段からの信号に従って前記フリップフロップをセ
ットするために前記データが取込まれたことを示す信号
を前記起動入力へ供給する手段と、を具備するインタフ
ェース回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/121,611 US4962474A (en) | 1987-11-17 | 1987-11-17 | LSSD edge detection logic for asynchronous data interface |
US121611 | 1987-11-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01137353A true JPH01137353A (ja) | 1989-05-30 |
Family
ID=22397773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63259627A Pending JPH01137353A (ja) | 1987-11-17 | 1988-10-17 | インタフエース回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4962474A (ja) |
EP (1) | EP0317470A3 (ja) |
JP (1) | JPH01137353A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5063536A (en) * | 1988-03-11 | 1991-11-05 | Washington State University Research Foundation, Inc. | Microprogrammable asynchronous controllers for digital electronic systems |
US5418930A (en) * | 1991-09-05 | 1995-05-23 | International Business Machines Corporation | Circuit for interfacing asynchronous to synchronous communications |
US5522048A (en) * | 1993-11-30 | 1996-05-28 | At&T Corp. | Low-power area-efficient and robust asynchronous-to-synchronous interface |
US20060117274A1 (en) * | 1998-08-31 | 2006-06-01 | Tseng Ping-Sheng | Behavior processor system and method |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4100605A (en) * | 1976-11-26 | 1978-07-11 | International Business Machines Corporation | Error status reporting |
US4225959A (en) * | 1978-08-04 | 1980-09-30 | Honeywell Information Systems Inc. | Tri-state bussing system |
DE2842750A1 (de) * | 1978-09-30 | 1980-04-10 | Ibm Deutschland | Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen |
US4362957A (en) * | 1980-12-29 | 1982-12-07 | Gte Automatic Electric Labs Inc. | Clock pulse tolerance verification circuit |
US4544851A (en) * | 1981-08-31 | 1985-10-01 | Texas Instruments Incorporated | Synchronizer circuit with dual input |
US4450572A (en) * | 1982-05-07 | 1984-05-22 | Digital Equipment Corporation | Interface for serial data communications link |
US4477902A (en) * | 1982-06-18 | 1984-10-16 | Ibm Corporation | Testing method for assuring AC performance of high performance random logic designs using low speed tester |
US4564943A (en) * | 1983-07-05 | 1986-01-14 | International Business Machines | System path stressing |
GB2173326B (en) * | 1985-03-18 | 1989-06-21 | Nitsuko Ltd | Data transmission system |
-
1987
- 1987-11-17 US US07/121,611 patent/US4962474A/en not_active Expired - Fee Related
-
1988
- 1988-09-27 EP EP19880480041 patent/EP0317470A3/en not_active Withdrawn
- 1988-10-17 JP JP63259627A patent/JPH01137353A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0317470A2 (en) | 1989-05-24 |
EP0317470A3 (en) | 1991-04-17 |
US4962474A (en) | 1990-10-09 |
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