KR20230069765A

KR20230069765A - 캡처 과정을 홀딩하기 위한 클락 게이팅 방식과 바이패스 모드를 사용하는 테스트 회로와 이를 포함하는 집적 회로

Info

Publication number: KR20230069765A
Application number: KR1020220005563A
Authority: KR
Inventors: 남기하; 임상순
Original assignee: 삼성전자주식회사
Priority date: 2021-11-12
Filing date: 2022-01-13
Publication date: 2023-05-19

Abstract

집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로가 개시된다. 상기 테스트 회로는 바이패스 모드에서 셀 기능 입력을 하나의 멀티플렉서만을 이용하여 셀 기능 출력으로 전송할 수 있을 뿐만 아니라 캡처 과정을 홀딩하기 위해 스캔 플립 플롭으로 공급되는 클락 신호를 게이팅할 수 있는 클락 게이팅 방식을 사용한다.

Description

캡처 과정을 홀딩하기 위한 클락 게이팅 방식과 바이패스 모드를 사용하는 테스트 회로와 이를 포함하는 집적 회로{TEST CIRCUIT INCLUDING CLOCK GATING SCHEME TO HOLD CAPTURE PROCEDURE AND BYPASS MODE, AND INTEGRATED CIRCUIT INCLUDING SAME}

본 발명의 개념에 따른 실시 예는 테스트 대상을 테스트할 수 있는 테스트 회로에 관한 것으로, 특히 바이패스 모드에서 셀 기능 입력을 하나의 멀티플렉서만을 이용하여 셀 기능 출력으로 전송할 수 있을 뿐만 아니라 캡처 과정을 홀딩하기 위해 클락 게이팅 방식을 사용하는 테스트 회로, 및 이를 포함하는 집적 회로에 관한 것이다.

집적 회로에 포함된 특정한 회로 또는 특정한 코어(core)를 테스트할 때, 테스트 대상인 상기 특정한 회로 또는 상기 특정한 코어를 주변 회로로부터 격리 (isolation)시킨다.

시스템에 포함된 특정한 코어를 테스트하는 도중에 상기 특정한 코어의 출력 값이 상기 시스템에 영향을 미치지 않도록, 상기 특정한 코어는 미리 설정된 값을 출력한다.

본 발명이 이루고자 하는 기술적인 과제는 바이패스 모드에서 셀 기능 입력을 하나의 멀티플렉서만을 이용하여 셀 기능 출력으로 전송할 수 있을 뿐만 아니라 캡처 과정을 홀딩하기 위해 클락 게이팅 방식을 사용하는 테스트 회로와 이를 포함하는 집적 회로를 제공하는 것이다.

본 발명의 실시 예들에 따라, 집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로는 바이패스 단자; CFI(cell function input) 단자; CFO(cell Function output) 단자; 및 상기 바이패스 단자에 접속된 제1선택 단자, 상기 CFI 단자에 접속된 제1입력 단자, 제2입력 단자, 및 상기 CFO 단자에 접속된 제1출력 단자를 포함하는 제1멀티플렉서를 포함한다.

본 발명의 실시 예들에 따라, 집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로는 스캔 인에이블 신호와 테스트 신호의 조합에 응답하여 클락 신호의 게이팅 여부를 제어하는 클락 게이팅 회로; CFI(cell function input) 단자; CTI(cell test input) 단자; 및 상기 CFI 단자을 통해 입력된 CFI와 상기 CTI 단자를 통해 입력된 CTI 중에서 어느 하나를 상기 클락 게이팅 회로의 출력 신호에 응답하여 처리하는 스캔 플립플롭를 포함한다.

본 발명의 실시 예에 따른 집적 회로는 집적 회로 코어; 및 상기 집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로를 포함하고, 상기 테스트 회로는 제1스캔 플립 플롭을 포함하고 제1신호를 상기 집적 회로 코어로 공급하는 입력 셀을 포함하고, 상기 입력 셀은 제1바이패스 단자; 제1CFI(cell function input) 단자; 상기 제1신호를 상기 집적 회로 코어로 공급하는 제1CFO(cell Function output) 단자; 및 상기 제1바이패스 단자에 접속된 제1선택 단자, 상기 제1CFI 단자에 접속된 제1입력 단자, 제2입력 단자, 및 상기 제1CFO 단자에 접속된 제1출력 단자를 포함하는 제1멀티플렉서를 포함한다.

상기 테스트 회로는 캡처 모드에서 상기 제1스캔 플립 플롭의 출력 신호를 홀딩하기 위해 상기 제1스캔 플립 플롭의 클락 단자로 공급되는 클락 신호를 차단하는 클락 게이팅 회로를 더 포함한다.

본 발명의 실시 예에 따른 테스트 회로와 이를 포함하는 집적 회로는 바이패스 모드에서 셀 기능 입력을 하나의 멀티플렉서만을 이용하여 셀 기능 출력으로 전송할 수 있으므로 전송 지연을 감소시킬 수 있을 뿐만 아니라, 캡처 과정을 홀딩하기 위해 피드백 루프 방식 대신에 클락 게이팅 방식을 사용할 수 있으므로 천이 지연 결점의 검출을 강화할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 테스트 회로를 포함하는 집적 회로의 블록도이다.
도 2는 도 1에 도시된 제1클락 게이팅 회로와 입력 랩퍼 셀을 포함하는 테스트 회로의 회로도이다.
도 3은 도 1에 도시된 제2클락 게이팅 회로와 출력 랩퍼 셀을 포함하는 테스트 회로의 회로도이다.
도 4는 도 1의 테스트 회로에서 수행되는 인테스트 모드와 엑스테스트 모드에 관련된 신호들을 나타내는 테이블이다.
도 5는 도 1의 집적 회로와 바운더리 로직 회로의 접속 관계를 나타낸다.
도 6은 본 발명에 따른 테스트 회로를 이용하여 코어 로직 회로와 바운더리 로직 회로를 테스트하는 방법을 설명하는 도면이다.
도 7은 도 1에 도시된 테스트 회로를 포함하는 집적 회로를 포함하는 계층적 코어들을 포함하는 전자 시스템의 실시 예이다.

도 1은 본 발명의 실시 예에 따른 테스트 회로를 포함하는 집적 회로의 블록도이다. 도 1을 참조하면, 집적 회로(또는 '집적 회로 칩'; 100)는 복수 개의 단자들(101~113), 테스트 회로, 및 디지털 로직 회로(300)를 포함한다.

테스트 회로는 스캔 체인(scan chain)을 형성하는 복수 개의 셀들(200-1~200-4), 제1클락 게이팅 회로(310), 및 제2클락 게이팅 회로(330)를 포함한다.

본 발명에 따른 테스트 회로는 테스트 대상(예를 들면, 집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로)을 테스팅하기 위해 사용된다. 실시 예들에 따라, 외부 회로는 단자들(102, 103, 및 104) 중에서 적어도 하나의 단자에 접속되거나, 단자들(111, 112, 및 113) 중에서 적어도 하나의 단자에 접속될 수 있다. 외부 회로는 집적 회로 코어와 계층 구조를 형성할 수도 있다.

예를 들면, 본 발명에 따른 테스트 회로는 계층적 코어들을 가지는 집적 회로(예를 들면, SoC(System on Chip) 또는 멀티코어 프로세서, 등)에서 상기 계층적 코어들 각각을 테스팅하기 위한 용도로 사용되거나, 테스트 대상인 해당 코어를 주변 회로로부터 격리시키는 용도로 사용될 수 있다.

복수 개의 셀들(200-1~200-4) 각각의 구조는 서로 동일하다. 복수 개의 셀들 (200-1~200-4) 중에서 제1그룹의 셀들(200-1과 200-2)은 입력 셀들(또는 입력 랩퍼 셀들(input wrapper cells))의 기능을 수행하고, 복수 개의 셀들(200-1~200-4) 중에서 제2그룹의 셀들(200-3과 200-4)은 출력 셀들(또는 출력 랩퍼 셀들(output wrapper cells))의 기능을 수행한다.

도 1 내지 도 6에서는 설명의 편의를 위해 두 개씩의 입력 셀들(200-1과 200-2)과 출력 셀들(200-3과 200-4)을 도시하고 설명하나, 테스트 회로에 포함되는 입력 셀들의 갯수와 출력 셀들의 갯수가 이에 한정되는 것은 아니다. 예를 들면, 입력 셀들(200-1과 200-2) 사이에는 입력 셀(200-1)의 구조와 동일한 구조를 갖는 적어도 하나의 입력 셀이 배치될 수 있고, 출력 셀들(200-3과 200-4) 사이에는 출력 셀(200-3)의 구조와 동일한 구조를 갖는 적어도 하나의 출력 셀이 배치될 수 있다.

입력 셀들(200-1과 200-2) 각각은 디지털 로직 회로(300)로 해당 CFO를 공급하고, 출력 셀들(200-3과 200-4) 각각은 디지털 로직 회로(300)로부터 출력된 해당 CFI를 수신한다.

CFI는 셀 기능 입력(cell function input) 또는 코어 기능 입력(core function input)이라고도 하고, CFO는 셀 기능 출력(cell function output) 또는 코어 기능 출력(core function output)이라고도 하고, CTI는 셀 테스트 입력(cell test input) 또는 코어 테스트 입력(core test input)이라고도 하고, CTO는 셀 테스트 출력(cell test output) 또는 코어 테스트 출력(core test output)이라고도 한다. 예를 들면, CFI와 CTI 각각은 직렬 입력 신호일 수 있다.

IEEE Std 1500은 임베디드 코어 및 관련 회로(associated circuitry)에 대한 테스트 재사용 및 통합(test reuse and integration)을 가능하게 하는 확장가능한 표준 아키텍처(scalable standard architecture)이다. 본 발명은 IEEE STD 1500 랩퍼(wrapper)를 레퍼런스로 참조한다.

디지털 로직 회로(300)는 코어(core, 또는 프로세싱 유닛(processing unit)), 코어 로직 회로, 또는 집적 회로 코어라고도 불린다. 집적 회로(100)는 자동차 또는 고성능 컴퓨팅(High Performance Computing(HPC)) 장치 등에 사용될 수 있다.

제1클락 게이팅 회로(310)는 입력 셀들(200-1과 200-2)로 공급되는 클락 신호(CLK)의 게이팅을 제어하고, 제2클락 게이팅 회로(330)는 출력 셀들(200-3과 200-4)로 공급되는 클락 신호(CLK)의 게이팅을 제어한다.

인테스트(또는 제1테스트) 모드에서 제1클락 게이팅 회로(310)는 입력 셀들 (200-1과 200-2)에서 수행되는 캡처 과정(capture procedure)을 홀딩(holding)하기 위해 토글링(toggling)하지 않는 클락 신호, 즉 로우 레벨을 갖는 제1출력 신호 (OUTPUT1)를 출력하고, 엑스테스트(또는 제2테스트) 모드에서 제2클락 게이팅 회로 (330)는 출력 셀들(200-3과 200-4)에서 수행되는 캡처 과정을 홀딩하기 위해 토글링하지 않는 클락 신호, 즉 로우 레벨을 갖는 제2출력 신호(OUTPUT2)를 출력한다.

인테스트 모드에서, 제1클락 게이팅 회로(310)는 입력 셀들(200-1과 200-2)로 공급되는 클락 신호(CLK)를 차단하고, 제2클락 게이팅 회로(330)는 출력 셀들 (200-3과 200-4)로 클락 신호(CLK)를 공급한다. 인테스트 모드는 집적 회로(100) 내부에 존재하는 테스트 대상(예를 들면, 디지털 로직 회로(300))을 테스트하는 작동 모드를 의미한다.

엑스테스트 모드에서, 제1클락 게이팅 회로(310)는 입력 셀들(200-1과 200-2)로 클락 신호(CLK)를 공급하고, 제2클락 게이팅 회로(330)는 출력 셀들(200-3과 200-4)로 공급되는 클락 신호(CLK)를 차단한다. 엑스테스트 모드는 집적 회로(100) 외부에 존재하는 테스트 대상(예를 들면, 외부 회로)을 테스트하는 작동 모드를 의미한다.

도 2는 도 1에 도시된 제1클락 게이팅 회로와 입력 랩퍼 셀을 포함하는 테스트 회로의 회로도이고, 도 3은 도 1에 도시된 제2클락 게이팅 회로와 출력 랩퍼 셀을 포함하는 테스트 회로의 회로도이다.

도 2에 도시된 제1클락 게이팅 회로(310)의 구조와 도 3에 도시된 제2클락 게이팅 회로(330)의 구조는 동일하다. 그러나, 도 2의 OR 게이트(312)는 스캔 인에이블 신호(SE)와 엑스테스트 신호(또는 제2테스트 신호, EXTEST)를 수신하나, 도 3의 OR 게이트(312b)는 스캔 인에이블 신호(SE)와 인테스트 신호(또는 제1테스트 신호, INTEST)를 수신한다.

도 2를 참조하면, 입력 셀(200-1)은 복수 개의 단자들(201~209), 제1멀티플렉서(210), 제2멀티플렉서(220), 및 스캔 플립플롭(230)을 포함한다. 여기서, 단자는 핀(pin), 패드(pad), 또는 포트(port)를 통칭한다.

도 1과 도 2를 참조하면, 스캔 인에이블 신호(SE)에 관련된 단자들(101과 201)은 서로 접속되고, CTI에 관련된 단자들(102와 203)은 서로 접속되고, CFI에 관련된 단자들(103과 202)은 서로 접속되고, 세이프 값(Safe_Value)에 관련된 단자들(105와 205)은 서로 접속되고, 세이프 모드 신호(Safe_Mode)에 관련된 단자들 (106과 206)은 서로 접속되고, 바이패스 신호(BYPASS)에 관련된 단자들(107과 207)은 서로 접속된다.

제1멀티플렉서(210)는 바이패스 단자(207)에 접속된 제1선택 단자(211), CFI 단자(202)에 접속된 제1입력 단자(213), 제2입력 단자(215), 및 CFO 단자(209)에 접속된 제1출력 단자(217)를 포함한다.

하이 레벨(또는 로직 1)을 갖는 바이패스 신호(BYPASS)가 바이패스 단자 (207)를 통해 제1선택 단자(211)로 입력되면, 제1멀티플렉서(210)는 CFI 단자(202)로 입력된 CFI를 CFO 단자(209)로 출력한다. 그러나, 로우 레벨(또는 로직 0)을 갖는 바이패스 신호(BYPASS)가 바이패스 단자(207)를 통해 제1선택 단자(211)로 입력되면, 제1멀티플렉서(210)는 제2입력 단자(215)의 입력 신호를 CFO 단자(209)로 출력한다.

CFI는 스캔 플립플롭(230)을 바이패스(bypass)하고 제1멀티플렉서(210)만을 통해 CFO로 출력되므로, 상기 CFI가 두 개의 멀티플렉서들을 순차적으로 통해 CFO로 출력되는 종래의 랩퍼 셀에 비해 본 발명에 따른 입력 셀(200-1)은 상기 CFI가 전송되는 시간을 감소시킨다.

본 발명에 따른 입력 셀(200-1)이 크리티컬 패스(critical path) 상에 위치할 때, 입력 셀(200-1)에 의한 타이밍 리스크(timing risk)가 감소하는 효과가 있다.

CPU가 입력 셀들(200-1과 200-2)을 포함할 때, 상기 CPU의 타이밍 마진 (timing margine)이 개선되고, 상기 CPU의 내부 디지털 로직 회로와 상기 CPU의 외부 디지털 로직 회로 사이의 천이 결점 범위(transition fault coverage)는 증가하는 효과가 있다.

천이 결점(transition fault)는 신호가 로직 0에서 로직 1로 천이할 때 또는 로직 1에서 로직 0으로 천이할 때 결점(fault)이 발생하는 것을 의미하고, 천이 결점 범위는 테스트할 수 있는 결점에 대해 테스트로 얼마나 많은 결점을 검출해 낼 수 있는지를 의미한다. 천이 결점은 천이 지연 결점(transition delay fault)라고도 한다.

바이패스 모드(즉, 바이패스 신호(BYPASS)가 하이 레벨일 때의 작동 모드)에서, 천이 결점을 검출할 수 있는 트랜지션 ATPG(Transition Automatic Test Pattern Generator(ATPG))는 테스트 대상 장치(예를 들면, CPU)의 내부 디지털 로직 회로와 상기 테스트 대상 장치에 대한 바운더리(boundary) 디지털 로직 회로 사이에 존재하는 기능 경로(function path)에 대한 천이 결점을 검출할 수 있다. 기능 경로는 CFI가 전송되는 경로를 의미할 수 있다.

제2멀티플렉서(220)는 세이프 모드 단자(206)에 접속된 제2선택 단자(221), 스캔 플립 플롭(230)의 출력 단자(Q 또는 255)에 접속된 제3입력 단자(223), 세이프 값 단자(205)에 접속된 제4입력 단자(225), 및 제1멀티플렉서(210)의 제2입력 단자(215)에 접속된 제2출력 단자(227)를 포함한다.

세이프 모드에서, 하이 레벨을 갖는 세이프 모드 신호(Safe_Mode)가 세이프 모드 단자(206)를 통해 제2선택 단자(221)로 입력되면, 제2멀티플렉서(220)는 제4입력 단자(225)로 입력된 세이프 값(또는 세이프 데이터, Safe_Value)을 제2출력 단자(227)를 통해 제2멀티플렉서(210)의 제2입력 단자(215)로 출력한다. 세이프 모드에서, 제2멀티플렉서(210)는 로우 레벨을 갖는 바이패스 신호(BYPASS)에 응답하여 세이프 값(Safe_Value)을 CFO 단자(209)로 출력한다.

세이프 모드에서, 세이프 값(Safe_Value)은 두 개의 멀티플렉서들(210과 220)을 통해 CFO로서 출력된다.

스캔 플립 플롭(230)의 출력 단자(255)는 CTO 단자(208)에 접속된다. 스캔 플립 플롭(230)은 제3멀티플렉서(240)와 D-플립 플롭(250)을 포함한다.

제3멀티플렉서(240)는 스캔 인에이블 신호(SE)를 수신하는 스캔 인에이블 단자(201)에 접속된 제3선택 단자(241), CFI 단자(202)에 접속된 제5입력 단자(243), CTI 단자(203)에 접속된 제6입력 단자(245), 및 제3출력 단자(247)를 포함한다.

스캔 인에이블 신호(SE)가 로우 레벨일 때(즉, 캡처 모드(capture mode) 또는 캡처 과정에서), 제3멀티플렉서(240)는 제5입력 단자(243)로 입력된 CFI를 제3출력 단자(247)을 통해 D-플립 플롭(250)의 입력 단자(D 또는 251)로 출력한다.

스캔 인에이블 신호(SE)가 하이 레벨일 때(즉, 시프트 모드(shift mode) 또는 시프트 과정에서), 제3멀티플렉서(240)는 제6입력 단자(245)로 입력된 CTI를 제3출력 단자(247)을 통해 D-플립 플롭(250)의 입력 단자(251)로 출력한다.

D-플립 플롭(250)은 제3멀티플렉서(240)의 제3출력 단자(247)에 접속된 입력 단자(251), 클락 신호 단자(204)에 접속된 클락 단자(253), 및 제2멀티플렉서(220)의 제3입력 단자(223)에 접속된 출력 단자(255)를 포함한다.

D-플립 플롭(250)은, 클락 신호 단자(204)을 통해 수신된 클락 신호 (CLK=OUTPUT1)의 제1에지(예를 들면, 상승 에지)에 응답하여, 제3멀티플렉서(240)의 제3출력 단자 (247)로부터 출력된 출력 신호(CFI 또는 CTI)를 캡처한다.

D-플립 플롭(250)은 클락 신호(CLK)의 토글링(toggling) 여부에 따라 홀딩 작동 또는 시프트 작동을 수행할 수 있다.

클락 게이팅 회로(310 또는 330)는, 스캔 인에이블 신호(SE)와 테스트 신호 (EXTEST 또는 INTEST)의 조합에 응답하여, 클락 신호(CLK)의 게이팅 여부를 제어한다.

도 2에 도시된 제1클락 게이팅 회로(310)는, 스캔 인에이블 신호(SE)와 엑스테스트 신호(EXTEST)의 조합에 응답하여, 클락 신호(CLK)의 게이팅 여부를 제어한다.

제1클락 게이팅 회로(310)는 OR 게이트(312), 게이티드 D-래치(314), 및 AND 게이트(316)를 포함한다.

OR 게이트(312)는 스캔 인에이블 신호(SE)와 엑스테스트 신호(EXTEST)를 논리합하고, 게이티드 D-래치(gated D-latch; 314)는 단자(G)로 입력되는 클락 신호 (CLK)의 제2에지(예를 들면, 하강 에지)에 응답하여 입력 단자(D)로 입력되는 OR 게이트(312)의 출력 신호를 래치한다.

AND 게이트(316)는 클락 신호(CLK)와 게이티드 D-래치(314)의 출력 단자(Q)를 통해 출력되는 출력 신호를 논리곱하여 논리곱된 신호(OUTPUT1)를 입력 셀(200-1)의 클락 신호 단자(204)로 전송한다.

도 3에 도시된 제2클락 게이팅 회로(330)는, 스캔 인에이블 신호(SE)와 인테스트 신호(INTEST)의 조합에 응답하여, 클락 신호(CLK)의 게이팅 여부를 제어한다.

제2클락 게이팅 회로(330)는 OR 게이트(312b), 게이티드 D-래치(314b), 및 AND 게이트(316b)를 포함한다.

OR 게이트(312b)는 스캔 인에이블 신호(SE)와 인테스트 신호(INTEST)를 논리합하고, 게이티드 D-래치(314b)는 단자(G)로 입력되는 클락 신호(CLK)의 제2에지에 응답하여 입력 단자(D)로 입력되는 OR 게이트(312b)의 출력 신호를 래치한다.

AND 게이트(316b)는 클락 신호(CLK)와 게이티드 D-래치(314b)의 출력 단자 (Q)를 통해 출력되는 출력 신호를 논리곱하여 논리곱된 신호(OUTPUT2)를 출력 셀 (200-3)의 클락 신호 단자(204)로 전송한다.

도 2에 도시된 입력 셀(200-1)의 구조와 도 3에 도시된 출력 셀(200-3)의 구조는 서로 동일하므로, 출력 셀(200-3)은 입력 셀(200-1)의 도면 번호들과 동일한 도면 번호들을 사용하고, 출력 셀(200-3)에 포함된 구성들에 대한 설명은 생략한다.

도 4는 도 1의 테스트 회로에서 수행되는 인테스트 모드와 엑스테스트 모드에 관련된 신호들을 나타내는 테이블이다.

도 1 내지 도 4를 참조하면, 인테스트 모드(INTEST MODE)의 캡처 과정에서, 스캔 인에이블 신호(SE)는 로우 레벨(L)이고, 엑스테스트 신호(EXTEST)는 로우 레벨(L)이고, 인테스트 신호(INTEST)는 하이 레벨(H)이고, 세이프 모드 신호 (Safe_Mode)는 로우 레벨(L)이고, 바이패스 신호(BYPASS)는 로우 레벨(L)이라고 가정한다.

인테스트 모드(INTEST MODE)에서, 도 2의 OR 게이트(312)는 로우 레벨을 갖는 출력 신호를 출력하고, 게이티드 D-래치(314)는 로우 레벨을 갖는 OR 게이트 (312)의 출력 신호를 클락 신호(CLK)의 제2에지에 응답하여 래치하므로, AND 게이트(316)는 로우 레벨(L)을 갖는 제1출력 신호(OUTPUT1)를 입력 셀들(200-1과 200-2)로 출력한다.

따라서, 입력 셀들(200-1과 200-2) 각각의 D-플립 플롭은 로우 레벨(L)을 갖는 제1출력 신호(OUTPUT1), 즉 토글링하지 않는 클락 신호에 따라 직전에 캡처한 데이터를 홀딩(holding)한다.

인테스트 모드(INTEST MODE)에서, 도 3의 OR 게이트(312b)는 하이 레벨을 갖는 출력 신호를 출력하고, 게이티드 D-래치(314)는 하이 레벨을 갖는 OR 게이트 (312b)의 출력 신호를 클락 신호(CLK)의 제2에지에 응답하여 래치하므로, AND 게이트(316)는 클락 신호(CLK)를 제2출력 신호(OUTPUT2)로서 출력 셀들(200-3과 200-4)로 출력한다.

따라서, 출력 셀들(200-3과 200-4) 각각의 D-플립 플롭은, 클락 신호(CLK)의 제1에지에 응답하여, 해당 CFI를 단자들(208과 209)로 출력한다.

그러나, 엑스테스트 모드(EXTEST MODE)의 캡처 과정에서, 스캔 인에이블 신호(SE)는 로우 레벨(L)이고, 엑스테스트 신호(EXTEST)는 하이 레벨(H)이고, 인테스트 신호(INTEST)는 로우 레벨(L)이고, 세이프 모드 신호(Safe_Mode)는 로우 레벨 (L)이고, 바이패스 신호(BYPASS)는 로우 레벨(L)이라고 가정한다.

엑스테스트 모드(EXTEST MODE)에서, 도 2의 OR 게이트(312)는 하이 레벨을 갖는 출력 신호를 출력하고, 게이티드 D-래치(314)는 하이 레벨을 갖는 OR 게이트 (312)의 출력 신호를 클락 신호(CLK)의 제2에지에 응답하여 래치하므로, AND 게이트(316)는 클락 신호(CLK)를 제1출력 신호(OUTPUT1)로서 입력 셀들(200-1과 200-2)로 출력한다.

따라서, 입력 셀들(200-1과 200-2) 각각의 D-플립 플롭은, 클락 신호(CLK)의 제1에지에 응답하여, 해당 CFI를 단자들(208과 209)로 출력한다.

엑스테스트 모드(EXTEST MODE)에서, 도 3의 OR 게이트(312b)는 로우 레벨을 갖는 출력 신호를 출력하고, 게이티드 D-래치(314)는 로우 레벨을 갖는 OR 게이트 (312b)의 출력 신호를 클락 신호(CLK)의 제2에지에 응답하여 래치하므로, AND 게이트(316)는 로우 레벨(L)을 갖는 제2출력 신호(OUTPUT2)를 출력 셀들(200-3과 200-4)로 출력한다.

따라서, 출력 셀들(200-3과 200-4) 각각의 D-플립 플롭은 로우 레벨(L)을 갖는 제1출력 신호(OUTPUT1), 즉 토글링하지 않는 클락 신호에 따라 직전에 캡처한 데이터를 홀딩한다.

도 5는 도 1의 집적 회로와 바운더리 로직 회로의 접속 관계를 나타낸다. 도 1 내지 도 5를 참조하면, 바운더리 로직 회로(BLC)로부터 출력된 CFI는 단자(103)을 통해 제1입력 셀(200-1)로 공급되고 단자(104)을 통해 제2입력 셀(200-1)로 공급된다. 제1입력 셀(200-1)의 CTO는 제2입력 셀(200-2)의 CTI로 공급된다.

도 6은 본 발명에 따른 테스트 회로를 이용하여 코어 로직 회로와 바운더리 로직 회로를 테스트하는 방법을 설명하는 도면이다.

도 1 내지 도 4, 및 도 6을 참조하면, 제1바운더리 로직 회로(BLC1)로부터 출력된 신호는 CFI로서 단자(103)을 통해 제1입력 셀(200-1)로 공급될 수 있고, 제1입력 셀(200-1)로부터 출력된 CFO는 제1코어 로직 회로(301)로 공급될 수 있고, 제1코어 로직 회로(301)로부터 출력된 신호는 CFI로서 제2출력 셀(200-4)로 공급될 수 있고, 제2출력 셀(200-4)의 출력 신호는 CFO로서 단자(112)를 통해 제4바운더리 로직 회로(BLC4)로 공급될 수 있다.

제2바운더리 로직 회로(BLC2)로부터 출력된 신호는 CFI로서 단자(104)을 통헤 제2입력 셀(200-2)로 공급될 수 있고, 제2입력 셀(200-2)로부터 출력된 CFO는 제2코어 로직 회로(302)로 공급될 수 있고, 제2코어 로직 회로(302)로부터 출력된 신호는 CFI로서 제1출력 셀(200-3)로 공급될 수 있고, 제1출력 셀(200-3)의 출력 신호는 CFO로서 단자(113)를 통해 제3바운더리 로직 회로(BLC3)로 공급될 수 있다. 각 바운더리 로직 회로(BLC1~BLC4)는 각 코어 로직 회로(301 또는 302)의 외부 회로일 수 있다.

도 7은 도 1에 도시된 테스트 회로를 포함하는 집적 회로를 포함하는 계층적 코어들을 포함하는 전자 시스템의 실시 예이다.

전자 시스템(1000)은 디지털 로직 회로 또는 인쇄 회로 기판(Printed Circuit Board(PCB))일 수 있으나 이에 한정되는 것은 아니다.

전자 시스템(1000)은 복수 개의 시스템 온 칩(System on Chip(SoC)) 블록들 (1100과 1200)과 집적 회로(1300)를 포함한다. 예를 들면, 집적 회로(1300)는 DynamlQ shared unit(DSU)일 수 있다.

각 SoC 블록(1100과 1200)은 적어도 하나의 SoC를 포함할 수 있다.

집적 회로(1300)는 복수 개의 디지털 로직 회로 블록들(1310과 1320) 및 CPU 코어 클러스터(1330)를 포함할 수 있다. CPU 코어 클러스터(1330)는 복수 개의 CPU 코어들(1331과 1332)를 포함한다.

예를 들면, 전자 시스템(1000)에 포함된 구성 요소들(1100, 1200, 1300, 1310, 1320, 1330, 1331, 및 1332)이 계층 구조를 이룰 때, 각 구성 요소(1100, 1200, 및 1300)는 제1계층 레벨을 가질 수 있고, 각 구성 요소(1310, 1320, 및 1330)는 상기 제1계층 레벨보다 낮은 제2계층 레벨을 가질 수 있고, 각 구성 요소 (1331과 1332)는 상기 제2계층 레벨보다 낮은 제3계층 레벨을 가질 수 있다.

예를 들면, CPU 코어 클러스터(1330)는 부모 CPU일 수 있고, 각 CPU(1331과 1332)는 자식 CPU일 수 있다.

실시 예들에 따라, 제1CPU 코어(1331)는 상대적으로 전력 소모가 많은 고성능 코어일 수 있고, 제2CPU 코어(1332)는 상대적으로 전력 소모가 적은 저성능 코어일 수 있고, 그 반대일 수도 있다.

제1CPU 코어(1331)는 제1그룹의 셀들을 포함하는 제1입력 셀 체인(INC_1), 상기 제1그룹의 셀들 각각으로 공급되는 클락 신호를 게이팅할 수 있는 제1클락 게이팅 회로(310_1), 제2그룹의 셀들을 포함하는 제1출력 셀 체인(OTC_1), 및 상기 제2그룹의 셀들 각각으로 공급되는 클락 신호를 게이팅할 수 있는 제2클락 게이팅 회로(330_1)를 포함한다.

제1입력 셀 체인(INC_1)에 포함된 제1그룹의 셀들 각각의 구조와 작동은 도 1과 도 2를 참조하여 설명된 입력 셀(200-1)의 구조와 작동과 동일하고, 제1클락 게이팅 회로(310_1)의 구조와 작동은 도 1과 도 2를 참조하여 설명된 제1클락 게이팅 회로(310)의 구조와 작동과 동일하다.

제1출력 셀 체인(OTC_1)에 포함된 제2그룹의 셀들 각각의 구조와 작동은 도 1과 도 3을 참조하여 설명된 출력 셀(200-3)의 구조와 작동과 동일하고, 제2클락 게이팅 회로(330_1)의 구조와 작동은 도 1과 도 3을 참조하여 설명된 제2클락 게이팅 회로(330)의 구조와 작동과 동일하다.

제2CPU 코어(1332)는 제3그룹의 셀들을 포함하는 제2입력 셀 체인(INC_2), 상기 제3그룹의 셀들 각각으로 공급되는 클락 신호를 게이팅할 수 있는 제1클락 게이팅 회로(310_2), 제4그룹의 셀들을 포함하는 제2출력 셀 체인(OTC_2), 및 상기 제4그룹의 셀들 각각으로 공급되는 클락 신호를 게이팅할 수 있는 제2클락 게이팅 회로(330_2)를 포함한다.

제2입력 셀 체인(INC_2)에 포함된 제3그룹의 셀들 각각의 구조와 작동은 도 1과 도 2를 참조하여 설명된 입력 셀(200-1)의 구조와 작동과 동일하고, 제1클락 게이팅 회로(310_2)의 구조와 작동은 도 1과 도 2를 참조하여 설명된 제1클락 게이팅 회로(310)의 구조와 작동과 동일하다.

제2출력 셀 체인(OTC_2)에 포함된 제4그룹의 셀들 각각의 구조와 작동은 도 1과 도 3을 참조하여 설명된 출력 셀(200-3)의 구조와 작동과 동일하고, 제2클락 게이팅 회로(330_2)의 구조와 작동은 도 1과 도 3을 참조하여 설명된 제2클락 게이팅 회로(330)의 구조와 작동과 동일하다.

예를 들면, 제1입력 셀 체인(INC_1)에 포함된 제1그룹의 셀들 각각은 다른 디지털 로직 회로(예를 들면, 제1CPU 코어(1331)의 계층보다 더 높은 계층의 디지털 로직 회로 또는 CPU 코어)에 포함된 출력 셀 체인에 포함된 출력 셀들 각각과 신호를 주거나 받을 수 있고, 제1출력 셀 체인(OTC_1)에 포함된 제2그룹의 셀들 각각과 제2입력 셀 체인(INC_2)에 포함된 제3그룹의 셀들 각각은 신호를 주거나 받을 수 있고, 제2출력 셀 체인(OTC_2)에 포함된 제4그룹의 셀들 각각은 다른 디지털 로직 회로(예를 들면, 제2CPU 코어(1332)의 계층보다 더 낮은 계층의 디지털 로직 회로 또는 CPU 코어)에 포함된 입력 셀 체인에 포함된 입력 셀들 각각과 신호를 주거나 받을 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 집적 회로
200-1~200-4: 랩퍼 셀
210: 제1멀티플렉서
220: 제2멀티플렉서
230: 스캔 플립플롭
240: 제3멀티플렉서
250: D-플립 플롭
300: 디지털 로직 회로
310: 제1클락 게이팅 회로
312, 312b: 논리합(OR) 게이트
314, 314b: 게이트디 D-래치
316, 316b: 논리곱(AND) 게이트
330: 제2클락 게이팅 회로

Claims

집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로에 있어서,
바이패스 단자;
CFI(cell function input) 단자;
CFO(cell Function output) 단자; 및
상기 바이패스 단자에 접속된 제1선택 단자, 상기 CFI 단자에 접속된 제1입력 단자, 제2입력 단자, 및 상기 CFO 단자에 접속된 제1출력 단자를 포함하는 제1멀티플렉서를 포함하는 테스트 회로.
제1항에 있어서,
스캔 플립 플롭;
세이프 모드 단자에 접속된 제2선택 단자, 상기 스캔 플립 플롭의 출력 단자에 접속된 제3입력 단자, 세이프 값 단자에 접속된 제4입력 단자, 및 상기 제2입력 단자에 접속된 제2출력 단자를 포함하는 제2멀티플렉서; 및
상기 스캔 플립 플롭의 상기 출력 단자에 접속된 CTO(cell test output) 단자를 더 포함하는 테스트 회로.
제2항에 있어서, 상기 스캔 플립 플롭은,
스캔 인에이블 신호를 수신하는 스캔 인에이블 단자에 접속된 제3선택 단자, 상기 CFI 단자에 접속된 제5입력 단자, CTI(cell test input) 단자에 접속된 제6입력 단자, 및 제3출력 단자를 포함하는 제3멀티플렉서; 및
클락 신호 단자를 통해 수신된 클락 신호에 응답하여 상기 제3출력 단자로부터 출력된 출력 신호를 캡처하여 상기 제3입력 단자로 전송하는 D-플립 플롭; 및
상기 스캔 인에이블 신호와 테스트 신호의 조합에 응답하여 상기 클락 신호의 게이팅 여부를 제어하는 클락 게이팅 회로를 더 포함하는 테스트 회로.
제3항에 있어서, 상기 클락 게이팅 회로는,
상기 스캔 인에이블 신호 상기 테스트 신호를 수신하는 OR 게이트;
상기 클락 신호에 응답하여 상기 OR 게이트의 출력 신호를 래치하는 게이티드 D-래치; 및
상기 클락 신호와 상기 래치의 출력 신호를 논리곱하여 논리곱된 신호를 상기 클락 신호 단자로 전송하는 AND 게이트를 포함하는 테스트 회로.
제1항에 있어서,
상기 테스트 회로는 상기 집적 회로 코어 또는 상기 외부 회로를 주변 회로로부터 격리하는 랩퍼 셀(wrapper cell)을 포함하고,
상기 랩퍼 셀은 상기 바이패스 단자, 상기 CFI 핀, 상기 CFO 핀, 및 상기 제1멀티플렉서를 포함하는 테스트 회로.
제1항에 있어서,
상기 테스트 회로는 계층적 코어들 각각을 테스트할 수 있는 테스트 회로.
집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로에 있어서,
스캔 인에이블 신호와 테스트 신호의 조합에 응답하여 클락 신호의 게이팅 여부를 제어하는 클락 게이팅 회로;
CFI(cell function input) 단자;
CTI(cell test input) 단자; 및
상기 CFI 단자를 통해 입력된 CFI와 상기 CTI 단자를 통해 입력된 CTI 중에서 어느 하나를 상기 클락 게이팅 회로의 출력 신호에 응답하여 처리하는 스캔 플립플롭를 포함하는 테스트 회로.
제7항에 있어서,
바이패스 단자;
CFO(cell Function output) 단자; 및
상기 바이패스 단자에 접속된 제1선택 단자, 상기 CFI 단자에 접속된 제1입력 단자, 제2입력 단자, 및 상기 CFO 단자에 접속된 제1출력 단자를 포함하는 제1멀티플렉서를 더 포함하는 테스트 회로.
제8항에 있어서,
세이프 모드 단자에 접속된 제2선택 단자, 상기 스캔 플립 플롭의 출력 단자에 접속된 제3입력 단자, 세이프 값 단자에 접속된 제4입력 단자, 및 상기 제2입력 단자에 접속된 제2출력 단자를 포함하는 제2멀티플렉서; 및
상기 스캔 플립 플롭의 상기 출력 단자에 접속된 CTO(cell test output) 단자를 더 포함하는 테스트 회로.
제7항에 있어서,
상기 클락 게이팅 회로는,
상기 스캔 인에이블 신호와 상기 테스트 신호를 수신하는 OR 게이트;
상기 클락 신호에 응답하여 상기 OR 게이트의 출력 신호를 래치하는 게이티드 D-래치; 및
상기 클락 신호와 상기 래치의 출력 신호를 논리곱하여 논리곱된 신호를 상기 스캔 플립 플롭의 클락 단자로 전송하는 AND 게이트를 포함하는 테스트 회로.
제7항에 있어서,
상기 클락 게이팅 회로는, 상기 스캔 플립 플롭에 의해 수행되는 캡처 과정을 홀딩하기 위해, 로우 레벨을 갖는 상기 스캔 인에이블 신호와 상기 로우 레벨을 갖는 상기 테스트 신호에 응답하여 상기 스캔 플립 플롭으로 공급되는 상기 클락 신호를 차단하는 테스트 회로.
집적 회로 코어;
상기 집적 회로 코어 또는 상기 집적 회로 코어의 외부 회로를 테스팅하기 위한 테스트 회로를 포함하고,
상기 테스트 회로는,
제1스캔 플립 플롭을 포함하고, 제1신호를 상기 집적 회로 코어로 공급하는 입력 셀을 포함하고,
상기 입력 셀은,
제1바이패스 단자;
제1CFI(cell function input) 단자;
상기 제1신호를 상기 집적 회로 코어로 공급하는 제1CFO(cell Function output) 단자; 및
상기 제1바이패스 단자에 접속된 제1선택 단자, 상기 제1CFI 단자에 접속된 제1입력 단자, 제2입력 단자, 및 상기 제1CFO 단자에 접속된 제1출력 단자를 포함하는 제1멀티플렉서를 포함하는 집적 회로.
제12항에 있어서, 상기 테스트 회로는,
캡처 모드에서 상기 제1스캔 플립 플롭의 출력 신호를 홀딩하기 위해 상기 제1스캔 플립 플롭의 클락 단자로 공급되는 클락 신호 차단하는 클락 게이팅 회로를 더 포함하는 집적 회로.
제12항에 있어서, 상기 테스트 회로는,
스캔 인에이블 신호와 엑스테스트 신호를 수신하는 OR 게이트;
클락 신호에 응답하여 상기 OR 게이트의 출력 신호를 래치하는 게이티드 D-래치; 및
상기 클락 신호와 상기 래치의 출력 신호를 논리곱하여 논리곱된 신호를 상기 제1스캔 플립 플롭의 클락 단자로 전송하는 AND 게이트를 더 포함하는 집적 회로.
제12항에 있어서, 상기 테스트 회로는,
스캔 인에이블 신호와 엑스테스트 신호에 응답하여, 상기 제1스캔 플립 플롭의 제1클락 단자로 공급되는 클락 신호의 게이팅을 제어하는 제1클락 게이팅 회로를 더 포함하는 집적 회로.
제15항에 있어서, 상기 테스트 회로는,
제2스캔 플립 플롭을 포함하고, 제2신호를 상기 집적 회로 코어로부터 수신하는 출력 셀을 더 포함하고,
상기 출력 셀은,
제2바이패스 단자;
상기 집적 회로 코어로부터 상기 제2신호를 수신하는 제2CFI 단자;
제2CFO 단자; 및
상기 제2바이패스 단자에 접속된 제2제어 단자, 상기 제2CFI 단자에 접속된 제3입력 단자, 제4입력 단자, 및 상기 제2CFO 단자에 접속된 제2출력 단자를 포함하는 제2멀티플렉서를 포함하는 집적 회로.
제16항에 있어서, 상기 테스트 회로는,
캡처 모드에서 상기 제2스캔 플립 플롭의 출력 신호를 홀딩하기 위해 상기 상기 제2스캔 플립 플롭의 클락 단자로 공급되는 클락 신호를 차단하는 클락 게이팅 회로를 더 포함하는 집적 회로.
제16항에 있어서, 상기 테스트 회로는,
상기 스캔 인에이블 신호와 인테스트 신호에 응답하여, 상기 제2스캔 플립 플롭의 제2클락 단자로 공급되는 상기 클락 신호의 게이팅을 제어하는 제2클락 게이팅 회로를 더 포함하는 집적 회로.
제18항에 있어서, 인테스트 모드에서,
상기 제1클락 게이팅 회로는 상기 제1스캔 플립 플롭의 상기 제1클락 단자로 공급되는 상기 클락 신호를 차단하고,
상기 제2클락 게이팅 회로는 상기 제2스캔 플립 플롭의 상기 제2클락 단자로 상기 클락 신호를 공급하는 집적 회로.
제18항에 있어서, 엑스테스트 모드에서,
상기 제1클락 게이팅 회로는 상기 제1스캔 플립 플롭의 상기 제1클락 단자로 상기 클락 신호를 공급하고,
상기 제2클락 게이팅 회로는 상기 제2스캔 플립 플롭의 상기 제2클락 단자로 공급되는 상기 클락 신호를 차단하는 집적 회로.