TW202319770A - 測試電路及包括其的積體電路 - Google Patents

Abstract

本發明揭露一種用於測試積體電路核心或積體電路核心的外部電路的測試電路。測試電路不僅可在旁路模式中僅採用一個多工器將單元功能輸入傳輸至單元功能輸出，而且可採用能夠阻止時鐘信號傳輸至掃描正反器的時鐘門控方案來保持擷取程序。

Description

採用時鐘門控方案的測試電路來保持擷取程序和旁路模式及包括其的積體電路

本揭露的實施例是關於一種能夠測試測試物件的測試電路，且更特定而言，是關於一種測試電路及包含其的積體電路，所述測試電路不僅可在旁路模式中僅採用一個多工器將單元功能輸入傳輸至單元功能輸出，而且採用時鐘門控方案來保持擷取程序。 [相關申請案的交叉參考]

本申請案根據35 U.S.C. § 119主張2021年11月12日及2022年1月13日在韓國智慧財產局申請的韓國專利申請案第10-2021-0156014號及韓國專利申請案第10-2022-0005563號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。

當測試包含於積體電路中的特定電路或特定核心時，需要將待測試的特定電路或特定核心與周邊電路電隔離。

在包含於系統中的特定核心的測試期間，特定核心輸出預設值，使得特定核心的輸出值不影響系統。

本揭露的實施例提供一種測試電路及包含其的積體電路，所述測試電路不僅可在旁路模式中僅採用一個多工器將單元功能輸入傳輸至單元功能輸出，而且採用時鐘門控方案來保持擷取程序。

根據本揭露的實施例，一種用於測試積體電路核心或積體電路核心的外部電路的測試電路包含：旁路端子，經組態以接收旁路信號；單元功能輸入（cell function input；CFI）端子，經組態以自積體電路核心或外部電路接收CFI信號；單元功能輸出（cell function output；CFO）端子，經組態以將CFO信號傳輸至積體電路核心或外部電路；以及第一多工器，包含：第一選擇端子，連接至旁路端子；第一輸入端子，連接至CFI端子；第二輸入端子；以及第一輸出端子，連接至CFO端子。第一多工器回應於旁路信號而經由第一輸出端子將CFI信號作為CFO信號傳輸至積體電路核心或外部電路。

根據本揭露的實施例，一種用於測試積體電路核心或積體電路核心的外部電路的測試電路包含：時鐘門控電路，經由掃描賦能端子接收掃描賦能信號、經由時鐘信號端子接收時鐘信號以及接收測試信號，且回應於掃描賦能信號與測試信號的組合而輸出第一輸出信號以控制是否門控時鐘信號；單元功能輸入（CFI）端子，經組態以接收CFI信號；單元測試輸入（CTI）端子，經組態以接收CTI信號；以及掃描正反器，回應於時鐘門控電路的第一輸出信號而保持或輸出經由CFI端子輸入的CFI信號及經由CTI端子輸入的CTI信號中的所擷取一者的資料。

根據本揭露的實施例，一種積體電路包含：積體電路核心；以及測試電路，經組態以測試積體電路核心或積體電路核心的外部電路，所述測試電路包含將第一信號傳輸至積體電路核心的輸入單元，且所述輸入單元包含：第一掃描正反器；第一旁路端子，經組態以接收旁路信號；第一單元功能輸入（CFI）端子，經組態以自外部電路接收CFI信號；第一單元功能輸出（CFO）端子，經組態以將第一信號傳輸至積體電路核心；以及第一多工器，包含：第一選擇端子，連接至第一旁路端子；第一輸入端子，連接至第一CFI端子；第二輸入端子；以及第一輸出端子，連接至第一CFO端子。第一多工器回應於旁路信號而經由第一輸出端子將CFI信號作為第一信號傳輸至積體電路核心。

根據實施例，測試電路可更包含時鐘門控電路，所述時鐘門控電路阻止時鐘信號傳輸至第一掃描正反器的時鐘端子以在擷取模式中保持第一掃描正反器的輸出信號。

圖1為示出根據本揭露的實施例的包含測試電路的積體電路的方塊圖。參考圖1，積體電路（或積體電路晶片）100包含多個端子101至端子113、測試電路以及數位邏輯電路300。

測試電路包含形成掃描鏈的多個單元200-1至單元200-4、第一時鐘門控電路310以及第二時鐘門控電路330。

根據本揭露的測試電路用於測試測試物件（例如，積體電路核心或積體電路核心的外部電路）。根據實施例，外部電路可連接至端子102、端子103以及端子104中的至少一個端子，或可連接至端子111、端子112以及端子113中的至少一個端子。外部電路可與積體電路核心形成階層式結構。

舉例而言，根據本揭露的測試電路可用於測試具有階層式核心的積體電路中的階層式核心中的各者（例如，系統晶片（System on Chip；SoC）或多核心處理器等）或可用於將對應受測試核心與周邊電路或膠合邏輯電隔離。在正常模式或功能模式中，積體電路100中的周邊電路或膠合邏輯可與數位邏輯電路300通信。舉例而言，周邊電路或膠合邏輯可在積體電路100的正常操作中將多個信號傳輸至數位邏輯電路300及自數位邏輯電路300接收多個信號。舉例而言，可程式化邏輯裝置（programmable logic device；PLD）可起到膠合邏輯的作用。

多個單元200-1至單元200-4中的各者具有相同結構。多個單元200-1至單元200-4中的第一組單元200-1及單元200-2執行作為輸入單元（或輸入包裝器單元）的功能，且多個單元200-1至單元200-4中的第二組單元200-3及單元200-4執行作為輸出單元（或輸出包裝器單元）的功能。

在圖1至圖6中，為便於描述，示出且描述兩個輸入單元200-1及輸入單元200-2以及兩個輸出單元200-3及輸出單元200-4，但包含於測試電路中的輸入單元的數目及輸出單元的數目不限於此。舉例而言，具有與輸入單元200-1或輸入單元200-2的結構相同的結構的至少一個輸入單元可安置於輸入單元200-1與輸入單元200-2之間，且具有與輸出單元200-3或輸出單元200-3的結構相同的結構的至少一個輸出單元可安置於輸出單元200-3與輸出單元200-4之間。

輸入單元200-1及輸入單元200-2中的各者將對應CFO傳輸至數位邏輯電路300，且輸出單元200-3及輸出單元200-4中的各者接收自數位邏輯電路300輸出的對應CFI。

CFI亦稱為單元功能輸入（或單元功能輸入信號）或核心功能輸入（或核心功能輸入信號），CFO亦稱為單元功能輸出（或單元功能輸出信號）或核心功能輸出（或核心功能輸出信號），且CTI稱為單元測試輸入（或單元測試輸入信號）或核心測試輸入（或核心測試輸入信號），且CTO亦稱為單元測試輸出（或單元測試輸出信號）或核心測試輸出（或核心測試輸出信號）。舉例而言，CFI及CTI中的各者可為串列輸入信號。

IEEE STD 1500為嵌入式核心測試的標準且亦為實現嵌入式核心及相關聯電路系統的測試再用及整合的可調式標準架構。本揭露以引用的方式參考IEEE STD 1500包裝器。

數位邏輯電路300亦稱為核心（或處理單元）、核心邏輯電路或積體電路核心。積體電路100可用於汽車或高效能計算（high performance computing；HPC）裝置中。

第一時鐘門控電路310控制自積體電路100的時鐘信號端子110接收的時鐘信號CLK至輸入單元200-1及輸入單元200-2的門控，且第二時鐘門控電路330控制時鐘信號CLK至輸出單元200-3及輸出單元200-4的門控。

在內測（或第一測試）模式中，第一時鐘門控電路310輸出非雙態觸發時鐘信號，亦即，具有低位準以保持在輸入單元200-1及輸入單元200-2上執行的擷取程序的第一輸出信號OUTPUT1。在外測（或第二測試）模式中，第二時鐘門控電路330輸出非雙態觸發時鐘信號，亦即，具有低位準以保持在輸出單元200-3及輸出單元200-4上執行的擷取程序的第二輸出信號OUTPUT2。

在內測模式中，第一時鐘門控電路310阻止時鐘信號CLK傳輸至輸入單元200-1及輸入單元200-2，且第二時鐘門控電路330將時鐘信號CLK傳輸至輸出單元200-3及輸出單元200-4。內測模式是指測試存在於積體電路100內部的測試物件（例如，數位邏輯電路300）的操作模式。

在外測模式中，第一時鐘門控電路310將時鐘信號CLK傳輸至輸入單元200-1及輸入單元200-2，且第二時鐘門控電路330阻止時鐘信號CLK傳輸至輸出單元200-3及輸出單元200-4。外測模式是指測試存在於積體電路100外部的測試物件（例如，外部電路）的操作模式。

圖2為示出根據實例實施例的包含圖1中所示出的第一時鐘門控電路及輸入包裝器單元的測試電路的電路圖，且圖3為示出根據實例實施例的包含圖1中所示出的第二時鐘門控電路及輸出包裝器單元的測試電路的電路圖。

圖2中所示出的第一時鐘門控電路310的結構與圖3中所示出的第二時鐘門控電路330的結構相同。如圖2中所繪示，圖2的或閘312在積體電路100中自掃描信號端子101接收掃描賦能信號SE且自外測信號端子108接收外測信號（或第二測試信號EXTEST）。如圖3中所繪示，圖3的或閘312b在積體電路100中自掃描信號端子101接收掃描賦能信號SE且自內測信號端子109接收內測信號（或第一測試信號INTEST）。

參考圖2，輸入單元200-1包含多個端子201至端子209、第一多工器210、第二多工器220以及掃描正反器230。在此情況下，端子統稱為接腳、襯墊或埠。

參考圖1及圖2，與掃描賦能信號SE相關的端子101及端子201彼此連接，與CTI相關的端子102及端子203彼此連接，且與CFI相關的端子103及端子202彼此連接，與安全值Safe_Value相關的端子105及端子205彼此連接，與安全模式信號Safe_Mode相關的端子106及端子206彼此連接，且與旁路信號BYPASS相關的端子107及端子207彼此連接。

第一多工器210包含：第一選擇端子211，連接至旁路端子207；第一輸入端子213，連接至CFI端子202；第二輸入端子215；以及第一輸出端子217，連接至CFO端子209。

當具有高位準（或邏輯1）的旁路信號BYPASS經由旁路端子207輸入至第一選擇端子211時，第一多工器210將經由CFI端子202輸入的CFI輸出至CFO端子209。當具有低位準（或邏輯0）的旁路信號BYPASS經由旁路端子207輸入至第一選擇端子211時，第一多工器210將第二輸入端子215的輸入信號輸出至CFO端子209。

由於CFI繞過掃描正反器230且僅經由第一多工器210輸出至CFO，因此與CFI經由兩個多工器依序輸出至CFO的習知包裝器單元相比，根據本揭露的輸入單元200-1減少傳輸CFI的時間。

當根據本揭露的輸入單元200-1位於要徑上時，存在可減少歸因於輸入單元200-1的時序風險的效應。

當CPU包含輸入單元200-1及輸入單元200-2時，可增加CPU的時序裕度，且CPU的內部數位邏輯電路與CPU的外部數位邏輯電路之間的轉換故障覆蓋率可具有增加的效應。

轉換故障意謂當信號自邏輯『0』轉換至邏輯『1』或自邏輯『1』轉換至邏輯『0』時發生故障，且轉換故障覆蓋率意謂測試可相對於可測試缺陷偵測到多少缺陷。轉換故障亦稱為轉換延遲故障。

在旁路模式（亦即，當旁路信號BYPASS處於高位準時的操作模式）中，能夠偵測轉換故障的轉換自動測試圖案產生器（Transition Automatic Test Pattern Generator；ATPG）可偵測存在於受測試裝置（例如，CPU）的內部數位邏輯電路與受測試裝置的邊界數位邏輯電路之間的功能路徑上的轉換故障。功能路徑可意謂傳輸CFI的路徑。

第二多工器220包含：第二選擇端子221，連接至安全模式端子206；第三輸入端子223，連接至掃描正反器230的輸出端子255（或Q）；第四輸入端子225，連接至安全值端子205；以及第二輸出端子227，連接至第一多工器210的第二輸入端子215。

在安全模式中，當具有高位準的安全模式信號Safe_Mode經由安全模式端子206輸入至第二選擇端子221時，第二多工器220經由第二輸出端子227將輸入至第四輸入端子225的安全值Safe_Value（或安全資料）輸出至第一多工器210的第二輸入端子215。在安全模式中，第一多工器210回應於具有低位準的旁路信號BYPASS而將安全值Safe_Value輸出至CFO端子209。

在安全模式中，安全值（Safe_Value）經由兩個多工器210及多工器220作為CFO輸出。

掃描正反器230的輸出端子255連接至CTO端子208。掃描正反器230包含第三多工器240及D正反器250。

第三多工器240包含：第三選擇端子241，連接至用於接收掃描賦能信號SE的掃描賦能端子201；第五輸入端子243，連接至CFI端子202；第六輸入端子245，連接至CTI端子203；以及第三輸出端子247。

當掃描賦能信號SE處於低位準時（亦即，在擷取模式中或在擷取程序中），第三多工器240經由第三輸出端子247將輸入至第五輸入端子243的CFI輸出至D正反器250的輸入端子251（或D）。

當掃描賦能信號SE處於高位準時（亦即，在移位模式中或在移位程序中），第三多工器240經由第三輸出端子247將輸入至第六輸入端子245的CTI輸出至D正反器250的輸入端子251。

D正反器250包含：輸入端子251，連接至第三多工器240的第三輸出端子247；時鐘端子253，連接至時鐘信號端子204；以及輸出端子255，連接至第二多工器220的第三輸入端子223。

D正反器250回應於經由時鐘信號端子204接收到的時鐘信號CLK（OUTPUT1）的第一邊緣（例如，上升邊緣）而擷取自第三多工器240的第三輸出端子247輸出的輸出信號（CFI或CTI）。

D正反器250可取決於作為第一輸出信號OUTPUT1的時鐘信號CLK是否經雙態觸發而執行保持操作或移位操作。

第一時鐘門控電路310或第二時鐘門控電路330回應於掃描賦能信號SE與測試信號（EXTEST或INTEST）的組合而控制是否門控時鐘信號端子110的時鐘信號CLK。

圖2中所示出的第一時鐘門控電路310回應於掃描賦能信號SE與外測信號EXTEST的組合而控制是否門控時鐘信號端子110的時鐘信號CLK。

第一時鐘門控電路310包含或閘312、門控D鎖存器314以及及閘316。

或閘312在掃描賦能信號SE與外測信號EXTEST之間執行或操作，且門控D鎖存器314回應於輸入至門控D鎖存器314的端子G的時鐘信號端子110的時鐘信號CLK的第二邊緣（例如，下降邊緣）而鎖存輸入至門控D鎖存器314的輸入端子D的或閘312的輸出信號。

及閘316在時鐘信號端子110的時鐘信號CLK與經由門控D鎖存器314的輸出端子Q輸出的輸出信號之間執行及操作，且將第一輸出信號OUTPUT1傳輸至輸入單元200-1的時鐘信號端子204。

圖3中所示出的第二時鐘門控電路330回應於掃描賦能信號SE與內測信號INTEST的組合而控制是否門控時鐘信號端子110的時鐘信號CLK。

第二時鐘門控電路330包含或閘312b、門控D鎖存器314b以及及閘316b。

或閘312b在掃描賦能信號SE與內測信號INTEST之間執行或操作，且門控D鎖存器314b回應於輸入至門控D鎖存器314b的端子G的時鐘信號端子110的時鐘信號CLK的第二邊緣（例如，下降邊緣）而鎖存輸入至門控D鎖存器314b的輸入端子D的或閘312b的輸出信號。

及閘316b在時鐘信號端子110的時鐘信號CLK與經由門控D鎖存器314b的輸出端子Q輸出的輸出信號之間執行及操作，且將第二輸出信號OUTPUT2傳輸至輸出單元200-3的時鐘信號端子204。

由於圖2中所示出的輸入單元200-1的結構與圖3中所示出的輸出單元200-3的結構相同，因此與輸入單元200-1的附圖標號相同的附圖標號用於輸出單元200-3，且省略對包含於輸出單元200-3中的組件的額外描述以避免冗餘。

圖4為示出根據實例實施例的與在圖1的測試電路中執行的內測模式及外測模式相關的信號的表。

參考圖1至圖4，在INTEST MODE的擷取程序中，假定掃描賦能信號SE處於低位準『L』，外測信號EXTEST處於低位準『L』，內測信號INTEST處於高位準『H』，安全模式信號Safe_Mode處於低位準『L』，且旁路信號BYPASS處於低位準『L』。

在INTEST MODE中，由於圖2的或閘312輸出具有低位準的輸出信號且門控D鎖存器314回應於時鐘信號端子110的時鐘信號CLK的第二邊緣而鎖存具有低位準的或閘312的輸出信號，因此及閘316將具有低位準『L』的第一輸出信號OUTPUT1輸出至輸入單元200-1及輸入單元200-2中的各者的時鐘信號端子204。

因此，輸入單元200-1及輸入單元200-2中的各者的D正反器250保持緊接在回應於具有低位準『L』的第一輸出信號OUTPUT1（亦即，非雙態觸發時鐘信號）之前擷取的資料。舉例而言，輸入單元200-1及輸入單元200-2中的各者的D正反器250保持CFI或CTI信號的所擷取資料。

在INTEST MODE中，由於圖3的或閘312b輸出具有高位準的輸出信號，且門控D鎖存器314b回應於時鐘信號端子110的時鐘信號CLK的第二邊緣而鎖存具有高位準的或閘312b的輸出信號，因此及閘316b將時鐘信號CLK作為第二輸出信號OUTPUT2輸出至輸出單元200-3及輸出單元200-4中的各者的時鐘信號端子204。

因此，輸出單元200-3及輸出單元200-4中的各者的D正反器250回應於作為第二輸出信號OUTPUT2的時鐘信號CLK的第一邊緣而將對應CFI輸出至端子208及端子209。

在EXTEST MODE的擷取程序中，假定掃描賦能信號SE處於低位準『L』，外測信號EXTEST處於高位準『H』，內測信號INTEST處於低位準『L』，安全模式信號Safe_Mode處於低位準『L』，且旁路信號BYPASS處於低位準『L』。

在EXTEST MODE中，由於圖2的或閘312輸出具有高位準的輸出信號，且門控D鎖存器314回應於時鐘信號端子110的時鐘信號CLK的第二邊緣而鎖存具有高位準的或閘312的輸出信號，因此及閘316將時鐘信號CLK作為第一輸出信號OUTPUT1輸出至輸入單元200-1及輸入單元200-2中的各者的時鐘信號端子204。

因此，輸入單元200-1及輸入單元200-2中的各者的D正反器250回應於作為第一輸出信號OUTPUT1的時鐘信號CLK的第一邊緣而將對應CFI輸出至端子208及端子209。

在EXTEST MODE中，由於圖3的或閘312b輸出具有低位準的輸出信號，且門控D鎖存器314b回應於時鐘信號端子110的時鐘信號CLK的第二邊緣而鎖存具有低位準的或閘312b的輸出信號，因此及閘316b將具有低位準『L』的第二輸出信號OUTPUT2輸出至輸出單元200-3及輸出單元200-4中的各者的時鐘信號端子204。

因此，輸出單元200-3及輸出單元200-4中的各者的D正反器250保持緊接在回應於具有低位準『L』的第二輸出信號OUTPUT2（亦即，非雙態觸發時鐘信號）之前擷取的資料。

圖5示出根據實例實施例的圖1的積體電路與邊界邏輯電路之間的連接關係。參考圖1至圖5，自邊界邏輯電路BLC輸出的CFI經由端子103傳輸至第一輸入單元200-1且經由端子104傳輸至第二輸入單元200-2。將第一輸入單元200-1的CTO傳輸至第二輸入單元200-2的CTI。

圖6為描述如何根據實例實施例採用測試電路測試核心邏輯電路及邊界邏輯電路的圖。

參考圖1至圖4以及圖6，自第一邊界邏輯電路BLC1輸出的信號可經由端子103作為CFI傳輸至輸入單元200-1，自輸入單元200-1輸出的CFO可傳輸至第一核心邏輯電路301，自第一核心邏輯電路301輸出的信號可作為CFI傳輸至輸出單元200-4，且第二輸出單元200-4的輸出信號可經由端子112作為CFO傳輸至第四邊界邏輯電路BLC4。

自第二邊界邏輯電路BLC2輸出的信號可經由端子104作為CFI傳輸至輸入單元200-2，自輸入單元200-2輸出的CFO可傳輸至第二核心邏輯電路302，自第二核心邏輯電路302輸出的信號可作為CFI傳輸至輸出單元200-3，且第一輸出單元200-3的輸出信號可經由端子113作為CFO傳輸至第三邊界邏輯電路BLC3。邊界邏輯電路BLC1至邊界邏輯電路BLC4中的各者可為第一核心邏輯電路301或第二核心邏輯電路302的外部電路。在實例實施例中，第一核心邏輯電路301或第二核心邏輯電路302的外部電路可包含邊界邏輯電路BLC1至邊界邏輯電路BLC4。

圖7為示出根據實例實施例的包含階層式核心的電子系統的圖，所述階層式核心包含包含圖1中所示出的測試電路的積體電路。

電子系統1000可為數位邏輯電路系統或印刷電路板（printed circuit board；PCB），但不限於此。

電子系統1000包含多個系統晶片（SoC）區塊1100及系統晶片區塊1200，以及積體電路1300。舉例而言，積體電路1300可為DynamlQ共用單元（DynamlQ shared unit；DSU）。

SoC區塊1100及SoC區塊1200中的各者可包含至少一個SoC。

積體電路1300可包含多個數位邏輯電路區塊1310及數位邏輯電路區塊1320，以及CPU核心叢集1330。CPU核心叢集1330包含多個CPU核心1331及CPU核心1332。

在一些實例中，積體電路1300可對應於積體電路100，CPU核心叢集1330可對應於圖1的測試電路，且多個數位邏輯電路區塊1310及數位邏輯電路區塊1320可對應於數位邏輯電路300。在一些實例中，多個SoC區塊1100及SoC區塊1200中的各者可為積體電路1300的外部電路。

舉例而言，當包含於電子系統1000中的組件1100、組件1200、組件1300、組件1310、組件1320、組件1330、組件1331以及組件1332形成階層式結構時，組件1100、組件1200以及組件1300中的各者可具有第一階層式層級，組件1310、組件1320以及組件1330中的各者可具有比第一階層式層級低的第二階層式層級，且組件1331及組件1332中的各者可具有比第二階層式層級低的第三階層式層級。

舉例而言，CPU核心叢集1330可為父CPU核心，且CPU核心1331及CPU核心1332中的各者可為子CPU核心。

根據實例實施例，第一CPU核心1331可為具有相對高功率消耗的高效能核心，且第二CPU核心1332可為具有相對低功率消耗的低效能核心，且反之亦然。

第一CPU核心1331包含：第一輸入單元鏈INC_1，包含第一組單元；第一時鐘門控電路310_1，能夠門控傳輸至第一組單元中的各者的時鐘信號；第一輸出單元鏈OTC_1，包含第二組單元；以及第二時鐘門控電路330_1，能夠門控傳輸至第二組單元中的各者的時鐘信號。

包含於第一輸入單元鏈INC_1中的第一組單元中的各者的結構及操作與參考圖1及圖2所描述的輸入單元200-1的結構及操作相同，且第一時鐘門控電路310_1的結構及操作與參考圖1及圖2所描述的第一時鐘門控電路310的結構及操作相同。

包含於第一輸出單元鏈OTC_1中的第二組單元中的各者的結構及操作與參考圖1及圖3所描述的輸出單元200-3的結構及操作相同，且第二時鐘門控電路330_1的結構及操作與參考圖1及圖3所描述的第二時鐘門控電路330的結構及操作相同。

第二CPU核心1332包含：第二輸入單元鏈INC_2，包含第三組單元；第一時鐘門控電路310_2，能夠門控傳輸至第三組單元中的各者的時鐘信號；第二輸出單元鏈OTC_2，包含第四組單元；以及第二時鐘門控電路330_2，能夠門控傳輸至第四組單元中的各者的時鐘信號。

包含於第二輸入單元鏈INC_2中的第三組單元中的各者的結構及操作與參考1及圖2圖所描述的輸入單元200-1的結構及操作相同，且第一時鐘門控電路310_2的結構及操作與參考圖1及圖2所描述的第一時鐘門控電路310的結構及操作相同。

包含於第二輸出單元鏈OTC_2中的第四組單元中的各者的結構及操作與參考圖1及圖3所描述的輸出單元200-3的結構及操作相同，且第二時鐘門控電路330_2的結構及操作與參考圖1及圖3所描述的第二時鐘門控電路330的結構及操作相同。

舉例而言，包含於第一輸入單元鏈INC_1中的第一組單元中的各者可將信號傳輸至包含於另一數位邏輯電路（例如，數位邏輯電路或比第一CPU核心1331的層級更高的層級的CPU核心）中的輸出單元鏈中所包含的輸出單元中的各者或自包含於另一數位邏輯電路（例如，數位邏輯電路或比第一CPU核心1331的層級更高的層級的CPU核心）中的輸出單元鏈中所包含的輸出單元中的各者接收信號，且包含於第一輸出單元鏈OTC_1中的第二組單元中的各者及包含於第二輸入單元鏈INC_2中的第三組單元中的各者可彼此傳輸或接收信號。另外，包含於第二輸出單元鏈OTC_2中的第四組單元中的各者可將信號傳輸至包含於另一數位邏輯電路（例如，數位邏輯電路或比第二CPU核心1332的層級更低的層級的CPU核心）中的輸入單元鏈中所包含的輸入單元中的各者或自包含於另一數位邏輯電路（例如，數位邏輯電路或比第二CPU核心1332的層級更低的層級的CPU核心）中的輸入單元鏈中所包含的輸入單元中的各者接收信號。

根據本揭露的實例實施例，測試電路及包含其的積體電路可在旁路模式中僅採用一個多工器將單元功能輸入傳輸至單元功能輸出，由此減少傳輸延遲，且亦可採用時鐘門控方案而非反饋迴路方案來保持擷取程序，由此增強對轉換延遲故障的偵測。

雖然已參考本揭露的實施例來描述本揭露，但所屬領域中具有通常知識者將顯而易見，在不脫離如以下申請專利範圍中所闡述的本揭露的精神及範疇的情況下，可對本揭露進行各種改變及修改。

100、1300:積體電路 101、102、103、104、105、106、107、111、112、113、201、202、203、204、205、206、207、208、209、G:端子 108:外測信號端子 109:內測信號端子 110:時鐘信號端子 200-1、200-2、200-3、200-4:單元 210:第一多工器 211:第一選擇端子 213:第一輸入端子 215:第二輸入端子 217:第一輸出端子 220:第二多工器 221:第二選擇端子 223:第三輸入端子 225:第四輸入端子 227:第二輸出端子 230:掃描正反器 240:第三多工器 241:第三選擇端子 243:第五輸入端子 245:第六輸入端子 247:第三輸出端子 250:D正反器 251、D:輸入端子 253:時鐘端子 255、Q:輸出端子 300:數位邏輯電路 301:第一核心邏輯電路 302:第二核心邏輯電路 310、310_1、310_2:第一時鐘門控電路 312、312b:或閘 314、314b:門控D鎖存器 316、316b:及閘 330、330_1、330_2:第二時鐘門控電路 1000:電子系統 1100、1200:系統晶片區塊 1310、1320:數位邏輯電路區塊 1330:CPU核心叢集 1331、1332:CPU核心 BLC:邊界邏輯電路 BLC1:第一邊界邏輯電路 BLC2:第二邊界邏輯電路 BLC3:第三邊界邏輯電路 BLC4:第四邊界邏輯電路 BYPASS:旁路信號 CLK:時鐘信號 EXTEST:第二測試信號 INC_1:第一輸入單元鏈 INC_2:第二輸入單元鏈 INTEST:第一測試信號 OTC_1:第一輸出單元鏈 OTC_2:第二輸出單元鏈 OUTPUT1:第一輸出信號 OUTPUT2:第二輸出信號 SE:掃描賦能信號 Safe_Value:安全值 Safe_Mode:安全模式信號

本揭露的上述及其他目標以及特徵將藉由參考隨附圖式詳細描述其實施例而變得顯而易見。 圖1為示出根據本揭露的實施例的包含測試電路的積體電路的方塊圖。 圖2為示出根據實例實施例的包含圖1中所示出的第一時鐘門控電路及輸入包裝器單元的測試電路的電路圖。 圖3為示出根據實例實施例的包含圖1中所示出的第二時鐘門控電路及輸出包裝器單元的測試電路的電路圖。 圖4為示出根據實例實施例的與在圖1的測試電路中執行的內測模式及外測模式相關的信號的表。 圖5示出根據實例實施例的圖1的積體電路與邊界邏輯電路之間的連接關係。 圖6為描述如何根據實例實施例採用測試電路測試核心邏輯電路及邊界邏輯電路的圖。 圖7為示出根據實例實施例的包含階層式核心的電子系統的圖，所述階層式核心包含包含圖1中所示出的測試電路的積體電路。

100:積體電路

101、102、103、104、105、106、107、111、112、113:端子

108:外測信號端子

109:內測信號端子

110:時鐘信號端子

200-1、200-2、200-3、200-4:單元

300:數位邏輯電路

310:第一時鐘門控電路

330:第二時鐘門控電路

BYPASS:旁路信號

CLK:時鐘信號

EXTEST:第二測試信號

INTEST:第一測試信號

OUTPUT1:第一輸出信號

OUTPUT2:第二輸出信號

SE:掃描賦能信號

Safe_Value:安全值

Safe_Mode:安全模式信號

Claims (20)

1. 一種用於測試積體電路核心或所述積體電路核心的外部電路的測試電路，所述測試電路包括： 旁路端子，經組態以接收旁路信號； 單元功能輸入（CFI）端子，經組態以自所述積體電路核心或所述外部電路接收CFI信號； 單元功能輸出（CFO）端子，經組態以將CFO信號傳輸至所述積體電路核心或所述外部電路；以及 第一多工器，包含：第一選擇端子，連接至所述旁路端子；第一輸入端子，連接至所述CFI端子；第二輸入端子；以及第一輸出端子，連接至所述CFO端子，且所述第一多工器經組態以回應於所述旁路信號而經由所述第一輸出端子將所述CFI信號作為所述CFO信號傳輸至所述積體電路核心或所述外部電路。
2. 如請求項1所述的測試電路，更包括： 掃描正反器； 第二多工器，包含：第二選擇端子，連接至經組態以接收安全模式信號的安全模式端子；第三輸入端子，連接至所述掃描正反器的輸出端子；第四輸入端子，連接至經組態以接收安全值信號的安全值端子；以及第二輸出端子，連接至所述第一多工器的所述第二輸入端子；以及 單元測試輸出（CTO）端子，連接至所述掃描正反器的所述輸出端子。
3. 如請求項2所述的測試電路，更包括： 時鐘門控電路，經組態以經由掃描賦能端子接收掃描賦能信號、經由時鐘信號端子接收時鐘信號以及接收測試信號，且回應於所述掃描賦能信號與所述測試信號的組合而輸出第一輸出信號以控制是否門控所述時鐘信號， 其中所述掃描正反器包含： 第三多工器，包含：第三選擇端子，連接至所述掃描賦能端子；第五輸入端子，連接至所述CFI端子；第六輸入端子，連接至經組態以接收單元測試輸入（CTI）信號的CTI端子；以及第三輸出端子；以及 D正反器，經組態以回應於經由時鐘端子接收到的所述第一輸出信號而擷取自所述第三多工器的所述第三輸出端子輸出的輸出信號，且將所擷取的輸出信號傳輸至所述第二多工器的所述第三輸入端子。
4. 如請求項3所述的測試電路，其中所述時鐘門控電路包含： 或閘，經組態以接收所述掃描賦能信號及所述測試信號； 門控D鎖存器，經組態以回應於所述時鐘信號而鎖存所述或閘的輸出信號；以及 及閘，經組態以在所述時鐘信號與來自所述門控D鎖存器的輸出信號之間執行及操作以將所述第一輸出信號傳輸至所述時鐘端子。
5. 如請求項1所述的測試電路，其中所述測試電路包含經組態以將所述積體電路核心或所述外部電路與周邊電路電隔離的包裝器單元，以及 其中所述包裝器單元包含所述旁路端子、所述CFI端子、所述CFO端子以及所述第一多工器。
6. 如請求項1所述的測試電路，其中所述測試電路經組態以測試階層式核心中的各者。
7. 一種用於測試積體電路核心或所述積體電路核心的外部電路的測試電路，所述測試電路包括： 時鐘門控電路，經組態以經由掃描賦能端子接收掃描賦能信號、經由時鐘信號端子接收時鐘信號以及接收測試信號，且回應於所述掃描賦能信號與所述測試信號的組合而輸出第一輸出信號以控制是否門控所述時鐘信號； 單元功能輸入（CFI）端子，經組態以接收CFI信號； 單元測試輸入（CTI）端子，經組態以接收CTI信號；以及 掃描正反器，經組態以回應於所述時鐘門控電路的所述第一輸出信號而保持或輸出經由所述CFI端子輸入的所述CFI信號及經由所述CTI端子輸入的所述CTI信號中的所擷取一者的資料。
8. 如請求項7所述的測試電路，更包括： 旁路端子，經組態以接收旁路信號； 單元功能輸出（CFO）端子，經組態以將CFO信號傳輸至所述積體電路核心或所述外部電路；以及 第一多工器，包含：第一選擇端子，連接至所述旁路端子；第一輸入端子，連接至所述CFI端子；第二輸入端子；以及第一輸出端子，連接至所述CFO端子，且所述第一多工器經組態以回應於所述旁路信號而經由所述第一輸出端子將所述CFI信號作為所述CFO信號傳輸至所述積體電路核心或所述外部電路。
9. 如請求項8所述的測試電路，更包括： 第二多工器，包含：第二選擇端子，連接至經組態以接收安全模式信號的安全模式端子；第三輸入端子，連接至所述掃描正反器的輸出端子；第四輸入端子，連接至經組態以接收安全值信號的安全值端子；以及第二輸出端子，連接至所述第一多工器的所述第二輸入端子；以及 單元測試輸出（CTO）端子，連接至所述掃描正反器的所述輸出端子。
10. 如請求項7所述的測試電路，其中所述時鐘門控電路包含： 或閘，經組態以接收所述掃描賦能信號及所述測試信號； 門控D鎖存器，經組態以回應於所述時鐘信號而鎖存所述或閘的輸出信號；以及 及閘，經組態以在所述時鐘信號與來自所述門控D鎖存器的輸出信號之間執行及操作以將所述第一輸出信號傳輸至所述掃描正反器的時鐘端子。
11. 如請求項7所述的測試電路，其中所述時鐘門控電路經組態以回應於具有低位準的所述掃描賦能信號及具有所述低位準的所述測試信號而阻止所述時鐘信號傳輸至所述掃描正反器以保持所述掃描正反器所擷取的CFI或CTI信號的資料。
12. 一種積體電路，包括： 積體電路核心；以及 測試電路，經組態以測試所述積體電路核心或所述積體電路核心的外部電路，且所述測試電路包含： 輸入單元，經組態以將第一信號傳輸至所述積體電路核心，且所述輸入單元包含： 第一掃描正反器； 第一旁路端子，經組態以接收旁路信號； 第一單元功能輸入（CFI）端子，經組態以自所述外部電路接收CFI信號； 第一單元功能輸出（CFO）端子，經組態以將所述第一信號傳輸至所述積體電路核心；以及 第一多工器，包含：第一選擇端子，連接至所述第一旁路端子；第一輸入端子，連接至所述第一CFI端子；第二輸入端子；以及第一輸出端子，連接至所述第一CFO端子，且所述第一多工器經組態以回應於所述旁路信號而經由所述第一輸出端子將所述CFI信號作為所述第一信號傳輸至所述積體電路核心。
13. 如請求項12所述的積體電路，其中所述測試電路更包含： 時鐘門控電路，經組態以阻止時鐘信號傳輸至所述第一掃描正反器的時鐘端子以在所述積體電路的擷取模式中保持所述第一掃描正反器的輸出信號。
14. 如請求項12所述的積體電路，其中所述測試電路更包含： 或閘，經組態以接收掃描賦能信號及外測信號； 門控D鎖存器，經組態以回應於自時鐘信號端子接收到的時鐘信號而鎖存所述或閘的輸出信號；以及 及閘，經組態以在所述時鐘信號與所述門控D鎖存器的輸出信號之間執行及操作以將第一輸出信號傳輸至所述第一掃描正反器的時鐘端子。
15. 如請求項12所述的積體電路，其中所述測試電路更包含： 第一時鐘門控電路，經組態以回應於掃描賦能信號及外測信號而控制自時鐘信號端子接收到的時鐘信號的門控且將第一輸出信號傳輸至所述第一掃描正反器的第一時鐘端子。
16. 如請求項15所述的積體電路，其中所述測試電路更包含： 輸出單元，經組態以自所述積體電路核心接收第二信號，且所述輸出單元包含： 第二掃描正反器； 第二旁路端子，經組態以接收第二旁路信號； 第二CFI端子，經組態以自所述積體電路核心接收所述第二信號； 第二CFO端子，經組態以將第三信號傳輸至所述外部電路；以及 第二多工器，包含：第二控制端子，連接至所述第二旁路端子；第三輸入端子，連接至所述第二CFI端子；第四輸入端子；以及第二輸出端子，連接至所述第二CFO端子，且所述第二多工器經組態以回應於所述第二旁路信號而經由所述第二輸出端子將所述第二信號作為所述第三信號傳輸至所述外部電路。
17. 如請求項16所述的積體電路，其中所述測試電路更包含： 第二時鐘門控電路，經組態以阻止所述時鐘信號傳輸至所述第二掃描正反器的第二時鐘端子以在所述積體電路的擷取模式中保持所述第二掃描正反器的輸出信號。
18. 如請求項16所述的積體電路，其中所述測試電路更包含： 第二時鐘門控電路，經組態以回應於所述掃描賦能信號及內測信號而控制所述時鐘信號的門控且將第二輸出信號傳輸至所述第二掃描正反器的第二時鐘端子。
19. 如請求項18所述的積體電路，其中，在所述積體電路的內測模式中： 所述第一時鐘門控電路經組態以阻止所述時鐘信號傳輸至所述第一掃描正反器的所述第一時鐘端子，以及 所述第二時鐘門控電路經組態以將所述時鐘信號傳輸至所述第二掃描正反器的所述第二時鐘端子。
20. 如請求項18所述的積體電路，其中，在所述積體電路的外測模式中： 所述第一時鐘門控電路經組態以將所述時鐘信號傳輸至所述第一掃描正反器的所述第一時鐘端子，以及 所述第二時鐘門控電路經組態以阻止所述時鐘信號傳輸至所述第二掃描正反器的所述第二時鐘端子。

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