CN116125247A - 使用时钟门控方案的测试电路和包括其的集成电路 - Google Patents

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Abstract

公开了用于测试集成电路核心或该集成电路核心的外部电路的测试电路，以及集成电路。测试电路不仅可以在旁路模式中仅使用一个多路复用器将单元功能输入发送到单元功能输出，而且可以使用能够阻止时钟信号被发送到扫描触发器的时钟门控方案来保持捕获过程。

Description

使用时钟门控方案的测试电路和包括其的集成电路
相关申请的交叉引用
本申请要求于2021年11月12日向韩国知识产权局提交的韩国专利申请No.10-2021-0156014和于2022年1月13日向韩国知识产权局提交的韩国专利申请No.10-2022-0005563的优先权，它们的全部内容通过引用并入本文。
技术领域
本公开的实施例涉及一种能够测试测试对象的测试电路，并且更具体地，涉及一种不仅可以在旁路模式下仅使用一个多路复用器将单元功能输入发送到单元功能输出、而且还可以使用时钟门控方案来保持捕获过程的测试电路，以及一种包括该测试电路的集成电路。
背景技术
在测试集成电路中包括的特定电路或特定核心时，需要将待测试的特定电路或特定核心与外围电路电隔离。
在测试系统中包括的特定核心期间，该特定核心输出预设值，使得该特定核心的输出值不会影响系统。
发明内容
本公开的实施例提供了测试电路以及包括该测试电路的集成电路，该测试电路不仅可以在旁路模式中仅使用一个多路复用器将单元功能输入发送到单元功能输出，而且可以使用时钟门控方案来保持捕获过程。
根据本公开的实施例，用于测试集成电路核心或所述集成电路核心的外部电路的测试电路包括：旁路端子，其被配置为接收旁路信号；单元功能输入(CFI)端子，其被配置为从所述集成电路核心或所述外部电路接收CFI信号；单元功能输出(CFO)端子，其被配置为将CFO信号发送到所述集成电路核心或所述外部电路；以及第一多路复用器，其包括连接到所述旁路端子的第一选择端子、连接到所述CFI端子的第一输入端子、第二输入端子、以及连接到所述CFO端子的第一输出端子。所述第一多路复用器响应于所述旁路信号将所述CFI信号作为所述CFO信号通过所述第一输出端子发送到所述集成电路核心或所述外部电路。
根据本公开的实施例，用于测试集成电路核心或所述集成电路核心的外部电路的测试电路包括：时钟门控电路，其通过扫描使能端子接收扫描使能信号、通过时钟信号端子接收时钟信号、并且接收测试信号，并且输出第一输出信号，以响应于所述扫描使能信号和所述测试信号的组合来控制是否选通所述时钟信号；单元功能输入(CFI)端子，其被配置为接收CFI信号；单元测试输入(CTI)端子，其被配置为接收CTI信号；以及扫描触发器，其响应于所述时钟门控电路的所述第一输出信号而保持或输出通过所述CFI端子输入的所述CFI信号和通过所述CTI端子输入的所述CTI信号中的所捕获的一个的数据。
根据本公开的实施例，集成电路包括：集成电路核心；以及测试电路，其被配置为测试所述集成电路核心或所述集成电路核心的外部电路，所述测试电路包括：输入单元，其将第一信号发送到所述集成电路核心，并且所述输入单元包括：第一扫描触发器；第一旁路端子，其被配置为接收旁路信号；第一单元功能输入(CFI)端子，其被配置为从所述外部电路接收CFI信号；第一单元功能输出(CFO)端子，其被配置为将所述第一信号发送到所述集成电路核心；以及第一多路复用器，其包括连接到所述第一旁路端子的第一选择端子、连接到所述第一CFI端子的第一输入端子、第二输入端子、以及连接到所述第一CFO端子的第一输出端子。所述第一多路复用器响应于所述旁路信号将所述CFI信号作为所述第一信号通过所述第一输出端子发送到所述集成电路核心。
根据实施例，测试电路还可以包括时钟门控电路，该时钟门控电路在捕获模式中阻止时钟信号被发送到第一扫描触发器的时钟端子以保持第一扫描触发器的输出信号。
附图说明
通过参照附图详细描述本公开的实施例，本公开的上述和其它目的和特征将变得清楚。
图1是示出根据本公开的实施例的包括测试电路的集成电路的框图。
图2是示出根据示例实施例的包括图1所示的第一时钟门控电路和输入包装器单元的测试电路的电路图。
图3是示出根据示例实施例的包括图1所示的第二时钟门控电路和输出包装器单元的测试电路的电路图。
图4是示出根据示例实施例的与在图1的测试电路中执行的内测试模式和外测试模式相关的信号的表格。
图5示出了根据示例实施例的图1的集成电路和边界逻辑电路之间的连接关系。
图6是根据示例实施例的描述如何使用测试电路来测试核心逻辑电路和边界逻辑电路的示图。
图7是示出根据示例实施例的包括层级核心的电子系统的示图，该层级核心包括集成电路，该集成电路包括图1所示的测试电路。
具体实施方式
图1是示出根据本公开的实施例的包括测试电路的集成电路的框图。参照图1，集成电路(或集成电路芯片)100包括多个端子101至113、测试电路和数字逻辑电路300。
测试电路包括形成扫描链的多个单元200-1至200-4、第一时钟门控电路310和第二时钟门控电路330。
根据本公开的测试电路用于测试测试对象(例如，集成电路核心或集成电路核心的外部电路)。根据实施例，外部电路可以连接到端子102、103和104中的至少一个端子，或者可以连接到端子111、112和113中的至少一个端子。外部电路可以形成具有集成电路核心的层级结构。
例如，根据本公开的测试电路可以用于测试具有层级核心的集成电路(例如，片上系统(SoC)或多核处理器等)中的层级核心中的每一个，或者可以用于将相应的被测核心与外围电路或胶合逻辑电隔离。在正常模式或功能模式下，集成电路100中的外围电路或胶合逻辑可以与数字逻辑电路300通信。例如，外围电路或胶合逻辑在集成电路100的正常操作中可以将多个信号发送到数字逻辑电路300并且从数字逻辑电路300接收多个信号。例如，可编程逻辑装置(PLD)可以起到胶合逻辑的作用。
多个单元200-1至200-4中的每一个具有相同的结构。多个单元200-1至200-4中的第一组单元200-1和200-2执行作为输入单元(或输入包装器单元)的功能，并且多个单元200-1至200-4中的第二组单元200-3和200-4执行作为输出单元(或输出包装器单元)的功能。
在图1至图6中，为了便于描述，示出和描述了两个输入单元200-1和200-2以及两个输出单元200-3和200-4，但是测试电路中包括的输入单元的数量和输出单元的数量不限于此。例如，具有与输入单元200-1或200-2的结构相同的结构的至少一个输入单元可以设置在输入单元200-1和200-2之间，并且具有与输出单元200-3或200-4的结构相同的结构的至少一个输出单元可以设置在输出单元200-3和200-4之间。
输入单元200-1和200-2中的每一个将相应的CFO发送到数字逻辑电路300，并且输出单元200-3和200-4中的每一个接收从数字逻辑电路300输出的相应的CFI。
CFI也被称为单元功能输入(或单元功能输入信号)或核心功能输入(或核心功能输入信号)，CFO也被称为单元功能输出(或单元功能输出信号)或核心功能输出(或核心功能输出信号)，并且CTI被称为单元测试输入(或单元测试输入信号)或核心测试输入(或核心测试输入信号)，并且CTO也被称为单元测试输出(或单元测试输出信号)或核心测试输出(或核心测试输出信号)。例如，CFI和CTI中的每一个可以是串行输入信号。
IEEE STD 1500是用于嵌入式核心测试的标准，也是可实现嵌入式核心和相关电路系统的测试重用和集成的可扩展的标准架构。本公开通过引用参考了IEEE STD 1500包装器。
数字逻辑电路300也被称为核心(或处理单元)、核心逻辑电路或集成电路核心。集成电路100可以用在汽车或高性能计算(HPC)装置中。
第一时钟门控电路310控制从集成电路100的时钟信号端子110接收的时钟信号CLK到输入单元200-1和200-2的选通，并且第二时钟门控电路330控制时钟信号CLK到输出单元200-3和200-4的选通。
在内测试(或第一测试)模式下，第一时钟门控电路310输出非切换时钟信号，即，具有低电平以保持对输入单元200-1和200-2执行的捕获过程的第一输出信号OUTPUT1。在外测试(或第二测试)模式下，第二时钟门控电路330输出非切换时钟信号，即，具有低电平以保持对输出单元200-3和200-4执行的捕获过程的第二输出信号OUTPUT2。
在内测试模式下，第一时钟门控电路310阻止时钟信号CLK被发送到输入单元200-1和200-2，并且第二时钟门控电路330将时钟信号CLK发送到输出单元200-3和200-4。内测试模式是指测试存在于集成电路100内部的测试对象(例如，数字逻辑电路300)的操作模式。
在外测试模式下，第一时钟门控电路310将时钟信号CLK发送到输入单元200-1和200-2，并且第二时钟门控电路330阻止时钟信号CLK被发送到输出单元200-3和200-4。外测试模式是指测试存在于集成电路100外部的测试对象(例如，外部电路)的操作模式。
图2是示出根据示例实施例的包括图1所示的第一时钟门控电路和输入包装器单元的测试电路的电路图，并且图3是示出根据示例实施例的包括图1所示的第二时钟门控电路和输出包装器单元的测试电路的电路图。
图2所示的第一时钟门控电路310的结构与图3所示的第二时钟门控电路330的结构相同。如图2所示，图2的或门312从扫描信号端子101接收扫描使能信号SE并且从集成电路100中的外测试信号端子108接收外测试信号(或第二测试信号EXTEST)。如图3所示，图3的或门312b从扫描信号端子101接收扫描使能信号SE并且从集成电路100中的内测试信号端子109接收内测试信号(或第一测试信号INTEST)。
参照图2，输入单元200-1包括多个端子201至209、第一多路复用器210、第二多路复用器220和扫描触发器230。在这种情况下，端子被统称为引脚、焊盘或端口。
参照图1和图2，与扫描使能信号SE相关的端子101和201彼此连接，与CTI相关的端子102和203彼此连接，并且与CFI相关的端子103和202彼此连接，与安全值Safe_Value相关的端子105和205彼此连接，与安全模式信号Safe_Mode相关的端子106和206彼此连接，并且与旁路信号BYPASS相关的端子107和207彼此连接。
第一多路复用器210包括连接到旁路端子207的第一选择端子211、连接到CFI端子202的第一输入端子213、第二输入端子215和连接到CFO端子209的第一输出端子217。
当具有高电平(或逻辑1)的旁路信号BYPASS通过旁路端子207输入到第一选择端子211时，第一多路复用器210将通过CFI端子202输入的CFI输出到CFO端子209。当具有低电平(或逻辑0)的旁路信号BYPASS通过旁路端子207输入到第一选择端子211时，第一多路复用器210将第二输入端子215的输入信号输出到CFO端子209。
由于CFI绕过扫描触发器230并且仅通过第一多路复用器210输出到CFO，因此与CFI顺序地通过两个多路复用器输出到CFO的常规包装器单元相比，根据本公开的输入单元200-1减少了传输CFI的时间。
当根据本公开的输入单元200-1位于关键路径上时，具有可以降低由于输入单元200-1引起的时序风险的效果。
当CPU包括输入单元200-1和200-2时，可以改善CPU的时序裕度，并且CPU的内部数字逻辑电路和CPU的外部数字逻辑电路之间的转换错误覆盖率可具有增加的效果。
转换错误是指当信号从逻辑“0”转换到逻辑“1”或从逻辑“1”转换到逻辑“0”时发生错误，转换错误覆盖率意指针对可测试的错误，通过测试可以检测到多少缺陷。转换错误也被称为转换延迟错误。
在旁路模式(即，当旁路信号BYPASS处于高电平时的操作模式)下，能够检测转换错误的转换自动测试模式生成器(ATPG)可以检测存在于被测装置(例如CPU)的内部数字逻辑电路和被测装置的边界数字逻辑电路之间的功能路径上的转换错误。功能路径可以意指传输CFI的路径。
第二多路复用器220包括连接到安全模式端子206的第二选择端子221、连接到扫描触发器230的输出端子255(或Q)的第三输入端子223、连接到安全值端子205的第四输入端子225、以及连接到第一多路复用器210的第二输入端子215的第二输出端子227。
在安全模式下，当将具有高电平的安全模式信号Safe_Mode通过安全模式端子206输入到第二选择端子221时，第二多路复用器220将输入到第四输入端子225的安全值Safe_Value(或安全数据)通过第二输出端子227输出到第一多路复用器210的第二输入端子215。在安全模式下，第一多路复用器210响应于具有低电平的旁路信号BYPASS而将安全值Safe_Value输出到CFO端子209。
在安全模式下，安全值(Safe_Value)通过两个多路复用器210和220作为CFO被输出。
扫描触发器230的输出端子255连接到CTO端子208。扫描触发器230包括第三多路复用器240和D触发器250。
第三多路复用器240包括连接到用于接收扫描使能信号SE的扫描使能端子201的第三选择端子241、连接到CFI端子202的第五输入端子243、连接到CTI端子203的第六输入端子245、以及第三输出端子247。
当扫描使能信号SE处于低电平时(即，在捕获模式下或在捕获过程中)，第三多路复用器240将输入到第五输入端子243的CFI通过第三输出端子247输出到D触发器250的输入端子251(或D)。
当扫描使能信号SE处于高电平时(即，在移位模式下或在移位过程中)，第三多路复用器240将输入到第六输入端子245的CTI通过第三输出端子247输出到D触发器250的输入端子251。
D触发器250包括连接到第三多路复用器240的第三输出端子247的输入端子251、连接到时钟信号端子204的时钟端子253、以及连接到第二多路复用器220的第三输入端子223的输出端子255。
D触发器250响应于通过时钟信号端子204接收的时钟信号CLK(OUTPUT1)的第一边沿(例如，上升沿)而捕获从第三多路复用器240的第三输出端子247输出的输出信号(CFI或CTI)。
D触发器250可以根据作为第一输出信号OUTPUT1的时钟信号CLK是否被切换来执行保持操作或移位操作。
第一时钟门控电路310或第二时钟门控电路330响应于扫描使能信号SE和测试信号(EXTEST或INTEST)的组合来控制时钟信号端子110的时钟信号CLK是否被选通。
图2所示的第一时钟门控电路310响应于扫描使能信号SE和外测试信号EXTEST的组合来控制时钟信号端子110的时钟信号CLK是否被选通。
第一时钟门控电路310包括或门312、门控D锁存器314和与门316。
或门312在扫描使能信号SE和外测试信号EXTEST之间执行或运算，并且门控D锁存器314响应于输入到门控D锁存器314的端子G的时钟信号端子110的时钟信号CLK的第二边沿(例如，下降沿)而锁存输入到门控D锁存器314的输入端子D的或门312的输出信号。
与门316在时钟信号端子110的时钟信号CLK与通过门控D锁存器314的输出端子Q输出的输出信号之间执行与运算，并且将第一输出信号OUTPUT1发送到输入单元200-1的时钟信号端子204。
图3所示的第二时钟门控电路330响应于扫描使能信号SE与内测试信号INTEST的组合来控制是否选通时钟信号端子110的时钟信号CLK。
第二时钟门控电路330包括或门312b、门控D锁存器314b、以及与门316b。
或门312b在扫描使能信号SE与内测试信号INTEST之间执行或运算，并且门控D锁存器314b响应于输入到门控D锁存器314b的端子G的时钟信号端子110的时钟信号CLK的第二边沿(例如，下降沿)而锁存输入到门控D锁存器314b的输入端子D的或门312b的输出信号。
与门316b在时钟信号端子110的时钟信号CLK与通过门控D锁存器314b的输出端子Q输出的输出信号之间执行与运算，并且将第二输出信号OUTPUT2发送到输出单元200-3的时钟信号端子204。
由于图2所示的输入单元200-1的结构与图3所示的输出单元200-3的结构相同，因此将与输入单元200-1的附图标记相同的附图标记用于输出单元200-3，并且省略对输出单元200-3中包括的组件的附加描述以避免冗余。
图4是示出根据示例实施例的与在图1的测试电路中执行的内测试模式和外测试模式相关的信号的表格。
参照图1至图4，在内测试模式的捕获过程中，假设扫描使能信号SE处于低电平“L”，外测试信号EXTEST处于低电平“L”，内测试信号INTEST处于高电平“H”，安全模式信号Safe_Mode处于低电平“L”，旁路信号BYPASS处于低电平“L”。
在内测试模式中，由于图2的或门312输出具有低电平的输出信号，并且门控D锁存器314响应于时钟信号端子110的时钟信号CLK的第二边沿而锁存或门312的具有低电平的输出信号，所以与门316将具有低电平“L”的第一输出信号OUTPUT1输出到输入单元200-1和200-2中的每一个的时钟信号端子204。
因此，输入单元200-1和200-2中的每一个的D触发器250响应于具有低电平“L”的第一输出信号OUTPUT1(即，非切换时钟信号)而保持之前刚刚捕获的数据。例如，输入单元200-1和200-2中的每一个的D触发器250保持捕获的CFI或CTI信号的数据。
在内测试模式中，由于图3的或门312b输出具有高电平的输出信号，并且门控D锁存器314b响应于时钟信号端子110的时钟信号CLK的第二边沿而锁存或门312b的具有高电平的输出信号，所以与门316b将时钟信号CLK作为第二输出信号OUTPUT2输出到输出单元200-3和200-4中的每一个的时钟信号端子204。
因此，输出单元200-3和200-4中的每一个的D触发器250响应于作为第二输出信号OUTPUT2的时钟信号CLK的第一边沿而将相应的CFI输出到端子208和209。
在外测试模式的捕获过程中，假设扫描使能信号SE处于低电平“L”，外测试信号EXTEST处于高电平“H”，内测试信号INTEST处于低电平“L”，安全模式信号Safe_Mode处于低电平“L”，并且旁路信号BYPASS处于低电平“L”。
在外测试模式中，由于图2的或门312输出具有高电平的输出信号，并且门控D锁存器314响应于时钟信号端子110的时钟信号CLK的第二边沿而锁存或门312的具有高电平的输出信号，所以与门316将时钟信号CLK作为第一输出信号OUTPUT1输出到输入单元200-1和200-2中的每一个的时钟信号端子204。
因此，输入单元200-1和200-2中的每一个的D触发器250响应于作为第一输出信号OUTPUT1的时钟信号CLK的第一边沿而将相应的CFI输出到端子208和209。
在外测试模式中，由于图3的或门312b输出具有低电平的输出信号，并且门控D锁存器314b响应于时钟信号端子110的时钟信号CLK的第二边沿而锁存或门312b的具有低电平的输出信号，所以与门316b将具有低电平“L”的第二输出信号OUTPUT2输出到输出单元200-3和200-4中的每一个的时钟信号端子204。
因此，输出单元200-3和200-4中的每一个的D触发器250响应于具有低电平“L”的第二输出信号OUTPUT2(即，非切换时钟信号)而保持之前刚刚捕获的数据。
图5示出根据示例实施例的图1的集成电路和边界逻辑电路之间的连接关系。参照图1至图5，从边界逻辑电路BLC输出的CFI通过端子103被传输到第一输入单元200-1，并且通过端子104被传输到第二输入单元200-2。第一输入单元200-1的CTO被传输到第二输入单元200-2的CTI。
图6是根据示例实施例的描述如何使用测试电路来测试核心逻辑电路和边界逻辑电路的示图。
参照图1至图4和图6，从第一边界逻辑电路BLC1输出的信号可作为CFI通过端子103被传输到输入单元200-1，从输入单元200-1输出的CFO可被传输到第一核心逻辑电路301，从第一核心逻辑电路301输出的信号可作为CFI被传输到输出单元200-4，并且第二输出单元200-4的输出信号可作为CFO通过端子112被传输到第四边界逻辑电路BLC4。
从第二边界逻辑电路BLC2输出的信号可作为CFI通过端子104被传输到输入单元200-2，从输入单元200-2输出的CFO可被传输到第二核心逻辑电路302，从第二核心逻辑电路302输出的信号可作为CFI被传输到输出单元200-3，并且第一输出单元200-3的输出信号可作为CFO通过端子113被传输到第三边界逻辑电路BLC3。边界逻辑电路BLC1至BLC4中的每一个可以是第一核心逻辑电路301或第二核心逻辑电路302的外部电路。在示例实施例中，第一核心逻辑电路301或第二核心逻辑电路302的外部电路可以包括边界逻辑电路BLC1至BLC4。
图7是示出根据示例实施例的包括层级核心的电子系统的示图，该层级核心包括集成电路，该集成电路包括图1所示的测试电路。
电子系统1000可以是数字逻辑电路系统或印刷电路板(PCB)，但不限于此。
电子系统1000包括多个片上系统(SoC)块1100和1200以及集成电路1300。例如，集成电路1300可为DynamlQ共享单元(DSU)。
SoC块1100和1200中的每一个可以包括至少一个SoC。
集成电路1300可以包括多个数字逻辑电路块1310和1320以及CPU核心集群1330。CPU核心集群1330包括多个CPU核心1331和1332。
在一些示例中，集成电路1300可以对应于集成电路100，CPU核心集群1330可以对应于图1的测试电路，并且多个数字逻辑电路块1310和1320可以对应于数字逻辑电路300。在一些示例中，多个SoC块1100和1200中的每一个可以是集成电路1300的外部电路。
例如，当电子系统1000中包括的组件1100、1200、1300、1310、1320、1330、1331和1332形成层级结构时，组件1100、1200和1300中的每一个可以具有第一层级级别，组件1310、1320和1330中的每一个可以具有低于第一层级级别的第二层级级别，并且组件1331和1332中的每一个可以具有低于第二层级级别的第三层级级别。
例如，CPU核心集群1330可以是父CPU核心，并且CPU核心1331和1332中的每一个可以是子CPU核心。
根据示例实施例，第一CPU核心1331可以是具有相对高功耗的高性能核心，并且第二CPU核心1332可以是具有相对低功耗的低性能核心，反之亦然。
第一CPU核心1331包括：第一输入单元链INC_1，其包括第一组单元；第一时钟门控电路310_1，其能够门控被发送到第一组单元中的每一个的时钟信号；第一输出单元链OTC_1，其包括第二组单元；以及第二时钟门控电路330_1，其能够门控被发送到第二组单元中的每一个的时钟信号。
第一输入单元链INC_1中包括的第一组单元中的每一个的结构和操作与参照图1和图2描述的输入单元200-1的结构和操作相同，并且第一时钟门控电路310_1的结构和操作与参照图1和图2描述的第一时钟门控电路310的结构和操作相同。
第一输出单元链OTC_1中包括的第二组单元中的每一个的结构和操作与参照图1和图3描述的输出单元200-3的结构和操作相同，并且第二时钟门控电路330_1的结构和操作与参照图1和图3描述的第二时钟门控电路330的结构和操作相同。
第二CPU核心1332包括：第二输入单元链INC_2，其包括第三组单元；第一时钟门控电路310_2，其能够门控被发送到第三组单元中的每一个的时钟信号；第二输出单元链OTC_2，其包括第四组单元；以及第二时钟门控电路330_2，其能够门控被发送到第四组单元中的每一个的时钟信号。
第二输入单元链INC_2中包括的第三组单元中的每一个的结构和操作与参照图1和图2描述的输入单元200-1的结构和操作相同，并且第一时钟门控电路310_2的结构和操作与参照图1和图2描述的第一时钟门控电路310的结构和操作相同。
第二输出单元链OTC_2中包括的第四组单元中的每一个的结构和操作与参照图1和图3描述的输出单元200-3的结构和操作相同，并且第二时钟门控电路330_2的结构和操作与参照图1和图3描述的第二时钟门控电路330的结构和操作相同。
例如，第一输入单元链INC_1中包括的第一组单元中的每一个可以向另一数字逻辑电路(例如，比第一CPU核心1331的层高的层的数字逻辑电路或CPU核心)中包括的输出单元链中包括的输出单元中的每一个发送信号或从另一数字逻辑电路(例如，比第一CPU核心1331的层高的层的数字逻辑电路或CPU核心)中包括的输出单元链中包括的输出单元中的每一个接收信号，并且第一输出单元链OTC_1中包括的第二组单元中的每一个与第二输入单元链INC_2中包括的第三组单元中的每一个可以相互发送信号或接收信号。此外，第二输出单元链OTC_2中包括的第四组单元中的每一个可以向另一数字逻辑电路(例如，比第二CPU核心1332的层低的层的数字逻辑电路或CPU核心)中包括的输入单元链中包括的输入单元中的每一个发送信号或从另一数字逻辑电路(例如，比第二CPU核心1332的层低的层的数字逻辑电路或CPU核心)中包括的输入单元链中包括的输入单元中的每一个接收信号。
根据本公开的示例实施例，测试电路和包括测试电路的集成电路可以在旁路模式中仅使用一个多路复用器将单元功能输入传输到单元功能输出，从而减少传输延迟，并且还可以使用时钟门控方案而不是反馈回路方案来保持捕获过程，从而增强对转换延迟错误的检测。
尽管已经参照本公开的实施例描述了本公开，但是对于本领域的普通技术人员来说清楚的是，可以在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下对本公开进行各种改变和修改。

Claims (20)

1.一种用于测试集成电路核心或所述集成电路核心的外部电路的测试电路，所述测试电路包括：
旁路端子，其被配置为接收旁路信号；
单元功能输入端子，其被配置为从所述集成电路核心或所述外部电路接收单元功能输入信号；
单元功能输出端子，其被配置为将单元功能输出信号发送到所述集成电路核心或所述外部电路；以及
第一多路复用器，其包括连接到所述旁路端子的第一选择端子、连接到所述单元功能输入端子的第一输入端子、第二输入端子、以及连接到所述单元功能输出端子的第一输出端子，并且所述第一多路复用器被配置为响应于所述旁路信号将所述单元功能输入信号作为所述单元功能输出信号通过所述第一输出端子发送到所述集成电路核心或所述外部电路。
2.根据权利要求1所述的测试电路，还包括：
扫描触发器；
第二多路复用器，其包括连接到被配置为接收安全模式信号的安全模式端子的第二选择端子、连接到所述扫描触发器的输出端子的第三输入端子、连接到被配置为接收安全值信号的安全值端子的第四输入端子、以及连接到所述第一多路复用器的第二输入端子的第二输出端子；以及
单元测试输出端子，其连接到所述扫描触发器的输出端子。
3.根据权利要求2所述的测试电路，还包括：
时钟门控电路，其被配置为通过扫描使能端子接收扫描使能信号、通过时钟信号端子接收时钟信号、并且接收测试信号，并且输出第一输出信号，以响应于所述扫描使能信号和所述测试信号的组合来控制是否选通所述时钟信号，
其中，所述扫描触发器包括：
第三多路复用器，其包括连接到所述扫描使能端子的第三选择端子、连接到所述单元功能输入端子的第五输入端子、连接到被配置为接收单元测试输入信号的单元测试输入端子的第六输入端子、以及第三输出端子；以及
D触发器，其被配置为响应于通过时钟端子接收的所述第一输出信号而捕获从所述第三多路复用器的第三输出端子输出的输出信号，并且将所捕获的输出信号发送到所述第二多路复用器的第三输入端子。
4.根据权利要求3所述的测试电路，其中，所述时钟门控电路包括：
或门，其被配置为接收所述扫描使能信号和所述测试信号；
门控D锁存器，其被配置为响应于所述时钟信号而锁存所述或门的输出信号；以及
与门，其被配置为在所述时钟信号和来自所述门控D锁存器的输出信号之间执行与运算，以将所述第一输出信号发送到所述时钟端子。
5.根据权利要求1所述的测试电路，其中，所述测试电路包括包装器单元，所述包装器单元被配置为将所述集成电路核心或所述外部电路与外围电路电隔离；并且
其中，所述包装器单元包括所述旁路端子、所述单元功能输入端子、所述单元功能输出端子和所述第一多路复用器。
6.根据权利要求1所述的测试电路，其中，所述测试电路被配置为测试层级核心中的每一个层级核心。
7.一种用于测试集成电路核心或所述集成电路核心的外部电路的测试电路，所述测试电路包括：
时钟门控电路，其被配置为通过扫描使能端子接收扫描使能信号、通过时钟信号端子接收时钟信号、并且接收测试信号，并且输出第一输出信号，以响应于所述扫描使能信号和所述测试信号的组合来控制是否选通所述时钟信号；
单元功能输入端子，其被配置为接收单元功能输入信号；
单元测试输入端子，其被配置为接收单元测试输入信号；以及
扫描触发器，其被配置为响应于所述时钟门控电路的所述第一输出信号而保持或输出通过所述单元功能输入端子输入的所述单元功能输入信号和通过所述单元测试输入端子输入的所述单元测试输入信号中的所捕获的一个的数据。
8.根据权利要求7所述的测试电路，还包括：
旁路端子，其被配置为接收旁路信号；
单元功能输出端子，其被配置为将单元功能输出信号发送到所述集成电路核心或所述外部电路；以及
第一多路复用器，其包括连接到所述旁路端子的第一选择端子、连接到所述单元功能输入端子的第一输入端子、第二输入端子、以及连接到所述单元功能输出端子的第一输出端子，并且所述第一多路复用器被配置为响应于所述旁路信号将所述单元功能输入信号作为所述单元功能输出信号通过所述第一输出端子发送到所述集成电路核心或所述外部电路。
9.根据权利要求8所述的测试电路，还包括：
第二多路复用器，其包括连接到被配置为接收安全模式信号的安全模式端子的第二选择端子、连接到所述扫描触发器的输出端子的第三输入端子、连接到被配置为接收安全值信号的安全值端子的第四输入端子、以及连接到所述第一多路复用器的第二输入端子的第二输出端子；以及
单元测试输出端子，其连接到所述扫描触发器的输出端子。
10.根据权利要求7所述的测试电路，其中，所述时钟门控电路包括：
或门，其被配置为接收所述扫描使能信号和所述测试信号；
门控D锁存器，其被配置为响应于所述时钟信号而锁存所述或门的输出信号；以及
与门，其被配置为在所述时钟信号和来自所述门控D锁存器的输出信号之间执行与运算，以将所述第一输出信号发送到所述扫描触发器的时钟端子。
11.根据权利要求7所述的测试电路，其中，所述时钟门控电路被配置为响应于具有低电平的所述扫描使能信号和具有低电平的所述测试信号来阻止所述时钟信号被发送到所述扫描触发器以由所述扫描触发器来保持所捕获的单元功能输入信号或单元测试输入信号的数据。
12.一种集成电路，包括：
集成电路核心；以及
测试电路，其被配置为测试所述集成电路核心或所述集成电路核心的外部电路，并且所述测试电路包括：
输入单元，其被配置为将第一信号发送到所述集成电路核心，并且所述输入单元包括：
第一扫描触发器；
第一旁路端子，其被配置为接收旁路信号；
第一单元功能输入端子，其被配置为从所述外部电路接收单元功能输入信号；
第一单元功能输出端子，其被配置为将所述第一信号发送到所述集成电路核心；以及
第一多路复用器，其包括连接到所述第一旁路端子的第一选择端子、连接到所述第一单元功能输入端子的第一输入端子、第二输入端子、以及连接到所述第一单元功能输出端子的第一输出端子，并且所述第一多路复用器被配置为响应于所述旁路信号将所述单元功能输入信号作为所述第一信号通过所述第一输出端子发送到所述集成电路核心。
13.根据权利要求12所述的集成电路，其中，所述测试电路还包括：
时钟门控电路，其被配置为在所述集成电路的捕获模式中阻止时钟信号被发送到所述第一扫描触发器的时钟端子以保持所述第一扫描触发器的输出信号。
14.根据权利要求12所述的集成电路，其中，所述测试电路还包括：
或门，其被配置为接收扫描使能信号和外测试信号；
门控D锁存器，其被配置为响应于从时钟信号端子接收的时钟信号而锁存所述或门的输出信号；以及
与门，其被配置为在所述时钟信号和所述门控D锁存器的输出信号之间执行与运算，以将第一输出信号发送到所述第一扫描触发器的时钟端子。
15.根据权利要求12所述的集成电路，其中，所述测试电路还包括：
第一时钟门控电路，其被配置为响应于扫描使能信号和外测试信号来控制从时钟信号端子接收的时钟信号的选通并且将第一输出信号发送到所述第一扫描触发器的第一时钟端子。
16.根据权利要求15所述的集成电路，其中，所述测试电路还包括：
输出单元，其被配置为从所述集成电路核心接收第二信号，并且所述输出单元包括：
第二扫描触发器；
第二旁路端子，其被配置为接收第二旁路信号；
第二单元功能输入端子，其被配置为从所述集成电路核心接收所述第二信号；
第二单元功能输出端子，其被配置为将第三信号发送到所述外部电路；以及
第二多路复用器，其包括连接到所述第二旁路端子的第二选择端子、连接到所述第二单元功能输入端子的第三输入端子、第四输入端子、以及连接到所述第二单元功能输出端子的第二输出端子，并且所述第二多路复用器被配置为响应于所述第二旁路信号将所述第二信号作为所述第三信号通过所述第二输出端子发送到所述外部电路。
17.根据权利要求16所述的集成电路，其中，所述测试电路还包括：
第二时钟门控电路，其被配置为在所述集成电路的捕获模式中阻止所述时钟信号被发送到所述第二扫描触发器的第二时钟端子以保持所述第二扫描触发器的输出信号。
18.根据权利要求16所述的集成电路，其中，所述测试电路还包括：
第二时钟门控电路，其被配置为响应于所述扫描使能信号和内测试信号来控制所述时钟信号的选通并且将第二输出信号发送到所述第二扫描触发器的第二时钟端子。
19.根据权利要求18所述的集成电路，其中，在所述集成电路的内测试模式中：
所述第一时钟门控电路被配置为阻止所述时钟信号被发送到所述第一扫描触发器的第一时钟端子，并且
所述第二时钟门控电路被配置为将所述时钟信号发送到所述第二扫描触发器的第二时钟端子。
20.根据权利要求18所述的集成电路，其中，在所述集成电路的外测试模式中：
所述第一时钟门控电路被配置为将所述时钟信号发送到所述第一扫描触发器的第一时钟端子，并且
所述第二时钟门控电路被配置为阻止所述时钟信号被发送到所述第二扫描触发器的第二时钟端子。
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