KR20040071152A - 고속 입출력장치를 구비한 반도체 집적회로장치의시험방법 및 시험장치 - Google Patents

고속 입출력장치를 구비한 반도체 집적회로장치의시험방법 및 시험장치 Download PDF

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Abstract

고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법 및 시험장치에 관하여, 간단한 보드구성에 의해 신속하게 1㎓를 초과하는 고속 I/O의 테스트를, 각 I/O 사양마다 테스트 시스템을 변경하는 일없이 행하는 것을 목적으로 하며, 고속 입출력장치(2)를 구비한 반도체 집적회로장치(1)의 외부 출력단자와 외부 입력단자를 전송선로로 접속하는 루프백 패스(4)를 설치한 로드보드(3)상에 반도체 집적회로장치(1)를 탑재하고, 반도체 집적회로장치(1)의 내부에 설치한 테스트수단(5)과 루프백 패스(4)를 이용해서 고속 입출력장치(2)의 동작을 반도체 집적회로장치(1)의 내부에서 시험한다.

Description

고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법 및 시험장치{TESTING METHOD AND TESTER FOR SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE COMPRISING HIGH-SPEED INPUT/OUTPUT ELEMENT}
최근의 광통신망의 고속화·대용량화에 따라, 마이크로 프로세서의 동작주파수는 30배, 하드디스크장치의 동작속도는 25배, 네트워크[Ethernet(등록상표)]의 전송속도는 1OO배로 되어 있지만, 한편, PCI(Peripheral Component Interconnect)버스의 전송속도는 거의 변하지 않고 있는 것이 현상황이다.
그러나, 동화(動畵)나 오디오 등의 스트리밍 데이터의 처리에 있어서는, 전송속도의 보다 고속화가 요구되고 있다.
이러한 금후의 더욱 향상된 고속화에 대응하는 차세대의 입출력 인터페이스에 있어서는, 인접하는 2개의 LSI를 1대1로 접속하는 포인트 투 포인트 접속방식을 채용해서 다중반사를 억제하고자 하는 방향에 있으며, 또, 높은 동작주파수에서도 클록 스큐의 조정이 용이하게 되도록 8비트 정도라는 좁은 데이터폭을 채용하는 방향에 있다.
이 포인트 투 포인트 접속이나 좁은 데이터폭의 채용은 스위치 LSI가 중심으로 되어 데이터의 전송을 제어하는 네트워크구조가 채용되기 쉬워지는 것 때문에, 스트리밍 데이터의 전송에 적합한 구성이다.
그러나, 이 경우, 넓은 데이터폭을 구비하는 버스 인터페이스에 비해 비약적으로 높은 주파수로 동작시키지 않으면 안된다.
예를 들면, 8피트폭의 데이터 버스를 사용해서 32비트폭의 PCI 버스에 비해 10배정도의 데이터 전송속도를 실현하기 위해서는, 1㎓이상으로 동작하는 고속의 입출력회로가 필요하게 된다.
이러한 고속화의 요청에 응하기 위해서, LVDS(Low Voltage Differential Signaling) 등의 고속 I/0를 구비한 LSI의 생산량은 금후 확실하게 증가하는 것이 예상된다.
또한, 이들 고속 I/O는, 멀티플렉서나 PLL(Phase Locked Loop) 등을 포함하고 있고, 그 때문에, 테스트에 관해서도 I/O부에 대해서 지금까지 행해 온 LFT(Loose Function Test)나 DC테스트와는 다른 대응, 즉, 앳스피드 테스트가 요구된다.
현재에서도, 스펙상에서는 프로브카드 자신이나 LSI 테스터 단체에서는, 1G비트/초를 초과하는 디지털신호에 대응가능하게 되어 있다.
그러나, 이들을 조합시킨 테스트 시스템 전체로서는, 200M비트/초∼400M비트/초 정도의 디지털신호의 테스트가 한계이므로, 그 사정을 도7을 참조해서 설명한다.
도7참조
도7은 종래의 테스트 시스템의 개념적 구성도이며, 종래의 테스트 시스템에 있어서는, 로드보드(71)의 중앙부에 IC소켓(72)을 설치함과 아울러, 이 IC소켓(72)에 접속하도록 인출배선(73)을 설치하고, 이 인출배선(73)에 접속하도록 LSI 테스터(74)에 연결하는 동축 케이블(75)을 접속한다.
그리고, 핸들러(76)를 이용해서 시험대상 디바이스인 DUT(Device Under Test)(77)를 IC소켓(72)에 장착해서 테스트를 행하고 있다.
이 경우, DUT(77)로부터 파형 검출부인 LSI 테스터(74)까지의 배선길이(케이블길이)의 길이가 문제로 된다.
즉, 클록주파수가 1㎓이상인 고주파신호에 있어서는, 노선길이의 2제곱에 비례하는 표피효과나, 노선길이에 비례하는 유전손실의 영향에 의해, 디지털 파형의 변형이 발생되므로, DUT(77)로부터 파형 검출부인 LSI 테스터(74)까지의 배선길이가 긴 경우, 클록주파수가 1㎓를 넘는 디지털신호의 검출은 매우 곤란하게 된다.
이러한 중에서, 로드보드상에 아날로그신호의 측정회로나 해석회로를 실장해서, 아날로그 테스트를 범용 로직 테스터로 행할 수 있도록 한 아날로그 BOST(Built-Out Self-Test)가 개발되어 있다.
이 BOST의 이점으로서는,
첫째, 외부 인터페이스를 포함한 보증이 가능한 것
둘째, 칩의 에리어 페널티가 없는 것
세째, 칩 평가시에 있어서의 가관측성이 높은 것
을 들 수 있다.
금후의 고속 I/0를 구비한 LSI를 위한 BOST를 고려하면, 상기 제1과 제3의 이점은, 고속 I/O의 테스트에는 필수적인 조건이며, 앞서 나타낸 DUT로부터 신호 검출부까지의 배선길이를 현저하게 짧게 함으로써, 고속 I/0의 테스트가 가능하게 된다.
한편, 반도체 집적회로장치(LSI)에 있어서는, 테스트 용이화 설계로서, LSI 내부를 바운더리 스캔 레지스터에 의해, I/0와 내부 로직으로 분리하는 것이 제안되어 있으므로, 도8을 참조해서 설명한다.
도8참조
도8은, 바운더리 스캔 레지스터를 설치한 반도체 집적회로장치의 개념적 구성도이며, 반도체 칩(81)의 외주부에 바운더리 스캔 레지스터(83)를 설치하여, I/O(84)와, 내부에 설치한 로직회로 및 메모리 등으로 이루어지는 내부 로직(82)을 분리한 것이다.
이러한, 바운더리 스캔 레지스터를 사용함으로써, 내부 로직의 테스트가 용이하게 되는 동시에, 고속 I/0에 대해서, 송신신호를 지정하거나, 수신신호를 테스트하는 것이 가능하게 된다.
또한, 다른 테스트 용이화 설계로서, 로직 BIST(Built-In Self-Test)가 제안되어 있으므로, 도9를 참조해서 설명한다.
도9참조
도9는 로직 BIST를 채용한 반도체 집적회로장치의 개념적 구성도이며, 반도체 칩(91)에, 의사난수 패턴 발생회로(92) 및 출력 패턴 압축회로(93)가 설치되어 있고, 의사난수 패턴 발생회로(92)와 출력 패턴 압축회로(93)는 스캔 체인(94)으로 접속되어 있다.
이 경우의 외부에 설치하는 LSI 테스터(95)는 의사난수 패턴 발생회로(92)의 초기설정과, 출력 패턴 압축회로(93)로부터의 결과취출을 행하는 것이다.
또, 테스트 패턴은 종래와 달리 LSI 테스터(95)로부터가 아니라 LSI 내부의 의사난수 패턴 발생회로(92)로부터 출력되는 것이며, LSI 내부에 있어서의 테스트결과가 출력 패턴 압축회로(93)에 보내진다.
또한, 의사난수 패턴 발생회로(92)는, 예를 들면, LFSR(Linear Feedback Shift Register)에 의해 구성되고, 또한, 출력 패턴 압축회로(93)는, 예를 들면, MISR(Multiple Input Signature Register)에 의해 구성되는 것이며, 그것에 의해, 반도체 칩(91)의 에리어 페널티를 작게 실현할 수 있다.
그러나, BOST에는 일반적으로,
첫째, 칩의 핀수의 제약을 받으며, 또한,
둘째, 로드보드상에 측정회로나 해석회로를 실장하기 위한 실장 스페이스가 필요하다.
라는 결점이 있으며, 이 중, 제1결점은 고속 I/O 테스트에서는 문제로 되지 않지만, 제2실장 스페이스에 관해서는 해결할 필요가 있다.
또한, BOST를 고려함에 있어서 고속 I/O 테스트 독자의 과제는 입출력 신호레벨을 비롯한 여러가지 사양에의 대응이다.
예를 들면, 고속 I/O 테스트에서는, 입출력 신호레벨[CML(Current Mode Logic), LVDS 등]이나, 고속신호 처리기술[파형 강조(프리엠파시스), 다치전송 동시쌍방향전송 등]과 같은 여러가지 사양에 대응하지 않으면 안된다라는 문제가 있다.
한편, 로직 BIST에 있어서는, I/O부의 테스트를 위해서, LSI 내부에서 폐쇄된 테스트를 행할 수 없다라는 문제가 있다.
따라서, 본 발명은, 간단한 보드 구성에 의해 신속하게 1㎓를 초과하는 고속 I/0의 테스트를, 각 I/0사양마다 테스트 시스템을 변경하는 일없이 행하는 것을 목적으로 한다.
본 발명은 고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법 및 시험장치에 관한 것으로, 특히, 인접하는 2개의 LSI를 1대1로 접속하는 포인트 투 포인트 접속방식을 채용하는 1㎓이상으로 동작하는 차세대의 입출력 인터페이스를 구비한 반도체 집적회로장치(LSI)의 테스트를 간단한 구성이며 또한 효율적으로 행하기 위한 구성에 특징이 있는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법 및 시험장치에 관한 것이다.
도1은 본 발명의 원리적 구성의 설명도이다.
도2는 본 발명의 실시형태의 테스트 시스템의 개념적 구성도이다.
도3은 고속 I/O를 구비한 LSI칩의 개념적 구성도이다.
도4는 고속 I/0를 구성하는 출력셀 및 입력셀의 개념적 구성도이다.
도5는 로드보드의 소켓 둘레의 구성 설명도이다.
도6은 루프백 패스의 개념적 구성도이다.
도7은 종래의 테스트 시스템의 개념적 구성도이다.
도8은 바운더리 스캔 레지스터를 설치한 반도체 집적회로장치의 개념적 구성도이다.
도9는 로직 BIST를 채용한 반도체 집적회로장치의 개념적 구성도이다.
도1은 본 발명의 원리적 구성도이며, 여기에서, 도1을 참조해서 본 발명에 있어서의 과제를 해결하기 위한 수단을 설명한다.
도1참조
(1)본 발명은, 고속 입출력장치(2)를 구비한 반도체 집적회로장치(1)의 시험방법에 있어서, 고속 입출력장치(2)를 구비한 반도체 집적회로장치(1)의 외부 출력단자와 외부 입력단자를 전송선로로 접속하는 루프백 패스(4)를 설치한로드보드(3)상에 반도체 집적회로장치(1)를 탑재하고, 반도체 집적회로장치(1)의 내부에 설치한 테스트수단(5)과 루프백 패스(4)를 이용해서 고속 입출력장치(2)의 동작을 반도체 집적회로장치(1)의 내부에서 시험하는 것을 특징으로 한다.
이렇게, 고속 입출력장치(2), 즉, 고속 I/0의 특성 테스트를 외부에 설치한 LSI 테스터로부터가 아니라, LSI 내부에 설치한 테스트수단(5)과, 로드보드(3)에 설치한 루프백 패스(4)를 이용해서 행함으로써, LSI 내부에서 폐쇄된 셀프 테스트를 행할 수 있고, 테스트를 위해서 노선길이를 짧게 할 수 있으므로, 디지털 파형이 변형되는 일없이, 1㎓를 초과한 시험측정이 가능하게 된다.
(2)또, 본 발명은, 상기 (1)에 있어서, 반도체 집적회로장치(1)의 내부에 설치한 테스트수단(5)이, 테스트 패턴 발생수단(6)과, 테스트 패턴 발생수단(6)에서 발생시킨 테스트 패턴을 고속 입출력장치(2)로 전달하는 바운더리 스캔 레지스터, 루프백 패스(4)를 통해 외부 입력단자에 의해 출력을 입력하는 체크수단(7)으로 이루어지는 것을 특징으로 한다.
이렇게, LSI 내부에 설치한 테스트수단(5)을, 송신데이터 패턴을 발생시키는 테스트 패턴 발생수단(6)과, 바운더리 스캔 레지스터, 및 체크수단(7)에 의해 구성함으로써, 고속 I/0의 특성 테스트를 폐쇄된 상태에서 행할 수 있다.
(3) 또, 본 발명은, 상기 (1) 또는 (2)에 있어서, 테스트 패턴 발생수단(6)이 의사난수 패턴 발생회로이며, 또한, 체크수단(7)이 출력 패턴 압축회로인 것을 특징으로 한다.
이렇게, 테스트 패턴 발생수단(6)으로서는, LFSR 등으로 구성되는 의사난수패턴 발생회로가, 또한, 체크수단(7)으로서는, MISR 등으로 구성되는 출력 패턴 압축회로가 바람직하며, 그것에 의해, LSI칩의 에리어 페널티를 작게 할 수 있다.
(4) 또, 본 발명은, 고속 입출력장치(2)를 구비한 반도체 집적회로장치(1)의 시험장치에 있어서, 고속 입출력장치(2)를 구비한 반도체 집적회로장치(1)의 외부 출력단자와 내부 출력단자를 전송선로로 접속하는 루프백 패스(4)를 설치한 로드보드(3)를 구비한 것을 특징으로 한다.
이렇게, 루프백 패스(4)를 설치한 로드보드(3)에 의해 시험장치를 구성함으로써, BOST에 있어서 필요한 측정회로나 해석회로를 실장하기 위한 스페이스가 불필요하게 되며, 그것에 의해 로드보드(3)의 구성을 간소화할 수 있다.
(5) 또, 본 발명은, 상기 (4)에 있어서, 루프백 패스(4)가, 적어도 로드보드(3)내에 설치된 다층 배선과, 층준이 다른 배선층 사이를 접속하는 비어에 의해 구성되는 것을 특징으로 한다.
이렇게, 루프백 패스(4)를 로드보드(3)내에 설치된 다층 배선을 이용해서 구성함으로써, 작은 면적의 로드보드(3)내에 임의의 노선길이를 갖는 루프백 패스(4)를 구성할 수 있으므로, 로드보드(3)의 소형화가 가능하게 된다.
(6)또, 본 발명은, 상기 (5)에 있어서, 각 배선층이 동일평면(coplanar)구조의 전송선로로 이루어지는 것을 특징으로 한다.
이렇게, 루프백 패스(4)를 구성하는 전송선로를, 동일평면구조의 전송선로를 구성함으로써, 1㎓이상의 주파수의 신호 테스트 패턴을 파형 변형이 적고 또한 지연이 적은 상태로 전송할 수 있다.
(7)또, 본 발명은, 상기 (5) 또는 (6)에 있어서, 각 배선층의 굴곡부분을 다각형 패턴을 이용해서 구성한 것을 특징으로 한다.
이렇게, 각 배선층의 굴곡부분, 특히, 90°정도 굴곡시키는 굴곡부분을 다각형 패턴을 이용해서 구성함으로써, 특성 임피던스의 불연속성을 완화시킬 수 있다.
(8)또, 본 발명은, 상기 (4) 내지 (7) 중 어느 하나에 있어서, 고속 입출력장치(2)를 구성하는 동시에, 루프백 패스(4)를 통해 결합되는 출력장치와 입력장치의 각 쌍에 있어서의 루프백 패스길이가 서로 같은 것을 특징으로 한다.
이렇게, 루프백 패스(4)를 통해 결합되는 출력장치와 입력장치의 각 쌍에 있어서의 루프백 패스길이를 서로 같게 함으로써, 특성이 일치한 정밀도가 높은 테스트가 가능하게 된다.
여기서, 도2 내지 도6을 참조하여, 본 발명의 실시형태의 테스트 시스템을 설명한다.
도2참조
도2는, 본 발명의 실시형태의 테스트 시스템의 개념적 구성도이며, 루프백 패스(50)를 설치한 로드보드(40)에 고주파특성이 우수한 FC-BGA(Flip Chip Ball Grid Array)에 대응한 소켓(41)을 실장하고, 이 소켓(41)에 DUT, 즉, 측정대상인 LSI칩(11)을 세트해서 시험을 행하는 것이다.
또, LSI 테스터(42)는, 의사난수 패턴 발생회로(19)의 초기설정과, 출력 패턴 압축회로(20)로부터의 결과의 취출을 행하는 것이다.
도3참조
도3은, DUT로 되는 LSI 내부의 테스트 용이화 설계에 의해 설계된 고속 I/0 를 구비한 LSI칩(11)의 개념적 구성도이며, 내부에 설치된 로직회로와 메모리 등으로 이루어지는 내부 로직(12)과, 패드(14)를 통해 드라이버 핀에 접속하는 출력셀(13), 패드(16)를 통해 리시버 핀에 접속하는 입력셀(15)과, 출력셀(13) 및 입력셀(15)로 이루어지는 고속 I/O(17)를 내부 로직(12)으로부터 분리하는 스캔체인(18)으로 구성되는 바운더리 스캔 레지스터와, 출력셀(13)과 스캔체인(18)을 통해 접속되는 LFSR로 이루어지는 의사난수 패턴 발생회로(19)와, 입력셀(15)과 스캔체인(18)을 통해 접속되는 MISR로 이루어지는 출력 패턴 압축회로(20)에 의해 구성되어 있다.
또, 도시를 간단하게 하기 위해서, 출력셀(13) 및 입력셀(15)은 각각 한쪽측에 집적된 상태로 나타내고 있다.
이 경우, 1개의 I/0셀이 취급하는 병렬 데이터의 비트수와 동수의 스캔체인(18)을 준비하는 것이며, 도면에 있어서는, 1개의 I/0셀이 4비트의 병렬 데이터를 송수신하는 것으로서, 4개의 스캔체인(18)을 준비하고 있다.
또한, 출력셀(13)에 대해서는, 내부 로직(12)으로부터의 데이터와 플립플롭(21)을 구비한 스캔체인(18)으로부터의 데이터를 전환하는 멀티플렉서(22)를 설치하고 있다.
한편, 입력셀(15)에 대해서는, 입력셀(15)로부터의 데이터와 1개앞의 플립플롭(31)으로부터의 데이터를 전환하는 멀티플렉서(32)가 준비되어 있다.
도4의 (a)참조
도4의 (a)는, 고속 I/0를 구성하는 출력셀(13)의 개념적 구성도이며, 출력셀(13)은, 4B/5B 부호기(23), 싱크로나이저(24), 멀티플렉서(25), LVDS 드라이버(26), 드라이버와 송신 타이밍을 결정하는 송신용 전압제어 발진기(27) 및 위상/주파수 비교기(28)에 의해 구성된다.
이 예에서는, LSI 내부로부터 출력으로서 4비트의 병렬 데이터를 받고, 4B/5B 부호기(23)는, 그것에 1비트 부가해서 5비트 데이터로 부호화한다. 이 경우, 부가하는 비트는 수신측에서의 클록 재생을 용이하게 행할 수 있도록, "0" 및 "1"이 연속되는 것을 피하는 목적으로 삽입된다.
계속해서, 싱크로나이저(24)에서 내부 클록과 송신 클록의 타이밍조정이 행해지고, 그 후, 멀티플렉서(25) 및 LVDS 드라이버(26)에 의해, 5비트 병렬 데이터를 1비트의 직렬 데이터로 하여 LVDS 레벨의 차동신호(출력+, 출력-)로 출력한다.
이 경우, 위상/주파수 비교기(28)와 송신용 전압제어 발진기(27)로 구성되는 PLL이, 내부 클록의 5배의 주파수인 송신 클록을 만들고 있다.
도4의 (b)참조
도4의 (b)는, 고속 I/0를 구성하는 입력셀(15)의 개념적 구성도이며, 입력셀(15)은, LVDS 리시버(33)와, 디멀티플렉서(34)와, 싱크로나이저(35)와, 5B/4B 복호기(36)와, 수신 타이밍을 결정하는 수신용 전압제어 발진기(37)와, 위상/주파수 비교기(38)로 구성된다.
신호의 흐름은 출력셀(13)과 대략 반대이며, 전송로로부터 보내어져 오는 직렬 데이터를 LVDS 리시버(33)에서 받고, 계속해서 디멀티플렉서(34)에서 직렬-병렬 치환이 행해지고, 싱크로나이저(35)에서 내부 클록과의 동기가 취해진다.
그 후, 5B/4B 복호기(36)에서 클록 재생을 위해 부가한 1비트를 뺌으로써, 4비트 병렬 데이터로 복호된다.
이 경우, 수신 클록은, 위상/주파수 비교기(38)와 수신용 전압제어 발진기(37)로 구성되는 PLL에 의해 보내져 오는 데이터로부터 재생된다.
계속해서, 도5를 참조해서, 로드보드의 소켓 둘레의 구성을 설명한다.
도5의 (a)참조
도5의 (a)는, 로드보드(40)의 소켓(41)의 근방의 개략적 단면도이며, 이 예에서는, LSI칩(11)의 출력단자면에 설치된 FC-BGA의 좌측에 고속 I/0의 드라이버 핀(29)이 배치되고, 우측에 리시버 핀(39)이 배치되어 있다.
또, 이 예에서는, 로드보드(40)는 5층구조의 다층배선 회로기판으로 구성되고 있고, 소켓(41)의 좌측의 단자(43)는 로드보드(40)상의 3층째의 배선층(51)을 이용해서 도면의 좌단측까지 배선되고, 그 후, 비어(52)에 의해 5층째의 배선층(53)으로 전환되어, 도면의 우단측까지 배선되고, 다시, 비어(54)에 의해 3층째의 배선층(51)으로 전환되어, 소켓(41)의 우측의 단자(44)까지 배선되어 루프백 패스(50)를 구성한다.
도5의 (b)참조
도5의 (b)는, 3층째의 배선층(51)의 소켓(41)의 단자(43)와의 접속부에 있어서의 주요부 평면도이며, 출력셀(13)을 구성하는 LVDS 드라이버(23)의 차동출력(출력+, 출력-)에 대응하도록, 2개의 신호배선(55,56)과, 그것을 둘러싸는 그라운드배선(57,58)이 설치되어 있으며, 동일 층준의 배선층에서도 차동신호를 배열해서 그 양측을 그라운드배선으로 끼우는 동일평면구조의 전송선로를 구성하고 있다.
또, 부호 59, 60, 61은, 비어의 접속부이다.
배선폭, 배선간격 등의 파라미터는 전송선로의 특성 임피던스가 고속 I/0의 입출력 임피던스에 정합되도록 결정된다.
도5의 (c)참조
도5의 (c)는, 로드보드(40)의 주요부 단면도이며, 신호배선(55,56)을 설치하는 배선층, 이 경우는 3층째의 배선층(51)의 상하의 배선층(62,63)을 전원 또는 그라운드의 베타배선으로 하고, 이들에 의해 끼워짐으로써, 스트립 선로가 구성된다.
또, 상술한 바와 같이, 신호배선(55,56)은 그 양측이 그라운드 배선(57,58)으로 끼워진 동일평면구조로 되어 있다.
도6참조
도6은 이러한 루프백 패스(50)의 구성을 개념적으로 나타낸 도이며, 이렇게 배선함으로써, 각 루프백 패스(50)의 등길이 배선을 실현하고 있다.
이와 관련하여, 이 경우의 루프백 패스(50)의 노선길이로서는, 300㎜ 정도로 한다.
또한, 3층째의 배선층(51) 또는 5층째의 배선층(53) 등의 배선을 90도 구부리는 경우에는 다각형 패턴에 의한 굴곡부(64)로 해서 특성 임피던스의 불연속성을 완화한다.
이러한 테스트 시스템을 사용하여, 고속 I/0의 셀프 테스트를 행하지만, 고속 I/0에서는, 클록 재생 등의 테스트를 위해 연속한 비트열에 의한 테스트를 필요로 하는 경우가 많고, 이러한 경우에는, 출력셀-입력셀의 한쌍마다 테스트를 실시한다.
이 테스트에 있어서는, 먼저, LSI칩(11)의 내부에 설치한 의사난수 패턴 발생회로(19)에서 생성되는 패턴열을 순차 출력셀(13)에 연결된 스캔 레지스터에 의해 테스트하는 특정의 출력셀까지 보내지만, 그것을 위해서, 테스트하는 특정의 출력셀에 대해서 준비된 멀티플렉서(22)를 스캔 레지스터측의 데이터가 통과하도록 전환한다.
그것에 의해, 이 특정의 출력셀은 스캔 레지스터로부터 보내어져 오는 패턴열을 순차 로드보드(40)상의 루프백 패스(50)를 구성하는 전송선로에 송신한다.
한편, 현재 테스트하고 있는 특정의 출력셀과 로드보드(40)상의 루프백 패스(50)를 구성하는 전송선로로 접속된 특정의 입력셀(15)에 있어서 보내어져 오는 송신데이터를 수신하고, 수신한 데이터는 입력셀에 연결되는 스캔 레지스터에 의해 순차 출력 패턴 압축회로(20)에 보내진다.
이 때, 입력셀(15)에 대해서 준비된 멀티플렉서(32)는 현재 테스트하고 있는 특정의 입력셀만이 스캔 레지스터에 접속되고, 그 외는 수신데이터가 순차 출력 패턴 압축회로(20)에 보내지도록 플립플롭(31)측으로 전환된다.
이렇게 해서, 대략의 패턴열의 송수신이 종료된 후, 출력 패턴 압축회로(20)에서 압축된 데이터를 외부에 설치한 LSI 테스터(42)에서 판독하여 테스트대상의 입출력셀 쌍으로 정상적으로 패턴열의 전송이 행해졌는지 판정한다.
그 후, 상기 테스트 사이클을 입출력셀 쌍의 개수만큼 반복한다.
이러한 본 발명의 테스트 시스템을 이용함으로써,
1. 기존의 LSI 테스터에서는 곤란했던 ㎓를 초과하는 고속 I/O를 구비한 LSI의 셀프 테스트를 행하는 것이 가능하게 되며,
2. 로드보드상에 측정회로나 해석회로가 필요없기 때문에 BOST의 결점인 로드보드상의 실장 스페이스가 완화되며, 또,
3. LSI의 I/O 자신을 사용한 셀프 테스트이므로, 각각의 I/O 사양에 맞춰 테스트 시스템을 다시 설계할 필요가 없다
라는 이점이 있다.
이상, 본 발명의 실시형태를 설명해 왔지만, 본 발명은 실시형태에 기재된 구성·조건에 한정되는 것은 아니고, 각종의 변경이 가능하다.
예를 들면, 상기의 실시형태에 있어서는, 로드보드내에 있어서 루프백 패스를 구성하는 전송선로를 동일평면구조로 구성하고 있지만, 매입도금기술을 이용해서 동축구조로 구성해도 되는 것이다.
또, 상기의 실시형태에 있어서는, 루프백 패스를 단일의 선로길이의 루프백 패스로 하고 있지만, 스위치회로를 설치해서 전송패스를 전환함으로써, 루프백 패스를 임의이 선로길이로 설정하도록 해도 되는 것이다.
또, 상기의 실시형태에 있어서는, 테스트 패턴 발생수단을, 의사난수 패턴 발생회로로 구성하고 있지만, 협의의 의사난수 패턴 발생회로에 한정되는 것은 아니고, 고속 I/O의 특성시험이 가능한 테스트 패턴을 발생할 수 있는 것이면 된다.
또, 상기의 실시형태에 있어서는, 체크수단을, 출력 패턴 압축회로로 구성하고 있지만, 협의의 출력 패턴 압축회로에 한정되는 것은 아니고, 테스트 패턴의 형태에 따른 체크가 가능한 수단이면 된다.
이상과 같이, 본 발명에 따른 고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법 및 시험장치는 테스트수단 BIST을 갖는 반도체 집적회로장치의 I/O의 시험에 적합하며, 특히 1㎓를 초과하는 고속 I/O의 시험에 적합하다.

Claims (7)

  1. 고속 입출력장치를 구비한 반도체 집적회로장치의 외부 출력단자와 외부 입력단자를 전송선로로 접속하는 루프백 패스를 설치한 로드보드상에 상기 반도체 집적회로장치를 탑재하고, 테스트 패턴 발생수단과, 상기 테스트 패턴 발생수단에서 발생시킨 테스트 패턴을 상기 고속 입출력장치로 전달하는 바운더리 스캔 레지스터와, 상기 루프백 패스를 통한 출력을 상기 외부 입력단자를 통해 입력하는 체크수단으로 이루어지는 상기 반도체 집적회로장치의 내부에 설치한 테스트수단과 상기 루프백 패스를 이용해서 상기 고속 입출력장치의 동작을 상기 반도체 집적회로장치의 내부에서 시험하는 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법.
  2. 제1항에 있어서, 상기 테스트 패턴 발생수단이 의사난수 패턴 발생회로이며, 또한, 상기 체크수단이 출력 패턴 압축회로인 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험방법.
  3. 고속 입출력장치를 구비함과 아울러, 테스트 패턴 발생수단과, 상기 테스트 패턴 발생수단에서 발생시킨 테스트 패턴을 상기 고속 입출력장치로 전달하는 바운더리 스캔 레지스터와, 루프백 패스를 통한 출력을 외부 입력단자를 통해 입력하는 체크수단으로 이루어지는 내부 테스트수단을 구비한 반도체 집적회로장치의 상기외부 출력단자와 외부 입력단자를 전송선로로 접속하는 루프백 패스를 설치한 로드보드를 구비한 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험장치.
  4. 제3항에 있어서, 상기 루프백 패스가, 적어도 로드보드내에 설치된 다층 배선과, 층준이 다른 배선층 사이를 접속하는 비어에 의해 구성되는 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험장치.
  5. 제4항에 있어서, 상기 각 배선층이 동일평면(coplanar)구조의 전송선로로 이루어지는 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험장치.
  6. 제4항에 있어서, 상기 각 배선층의 굴곡부분을 다각형 패턴을 이용해서 구성한 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험장치.
  7. 제3항에 있어서, 상기 고속 입출력장치를 구성함과 아울러, 상기 루프백 패스를 통해 결합되는 출력장치와 입력장치의 각 쌍에 있어서의 루프백 패스길이가 서로 같은 것을 특징으로 하는 고속 입출력장치를 구비한 반도체 집적회로장치의 시험장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674718B2 (en) 2009-05-13 2014-03-18 Samsung Electronics Co., Ltd Built off testing apparatus

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071679B1 (en) * 2003-05-23 2006-07-04 Xilinx, Inc. Testing of a system-on-a-chip having a programmable section and a plurality of high-speed interfaces
JP4021457B2 (ja) * 2003-07-29 2007-12-12 株式会社アドバンテスト ソケット、及び試験装置
JP2005337740A (ja) * 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法
KR100583620B1 (ko) * 2004-10-25 2006-05-26 삼성전자주식회사 Ｐｘｉ 기반의 믹스드 신호용 반도체 소자의 테스트 장치
US20070035321A1 (en) * 2005-08-10 2007-02-15 Emanuel Gorodetsky Device and method for testing mixed-signal circuits
JP4437986B2 (ja) 2005-09-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置、インターフェース試験制御回路および試験方法
JP4726679B2 (ja) 2006-03-31 2011-07-20 ルネサスエレクトロニクス株式会社 半導体試験方法および半導体装置
US7535242B2 (en) * 2006-05-03 2009-05-19 Rambus Inc. Interface test circuit
CN100487473C (zh) * 2006-08-17 2009-05-13 华为技术有限公司 边界扫描系统及方法
JP5186485B2 (ja) * 2007-03-29 2013-04-17 株式会社アドバンテスト 試験装置
US7683650B1 (en) * 2007-05-24 2010-03-23 Keithley Instruments, Inc. Measurement instrument with synchronized interference signals
KR20100062326A (ko) * 2008-12-02 2010-06-10 삼성전자주식회사 반도체 디바이스 테스트 장치
JP5290054B2 (ja) 2009-06-02 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路の試験システム
US8089296B2 (en) * 2009-06-23 2012-01-03 International Business Machines Corporation On-chip measurement of signals
US8386867B2 (en) 2009-07-02 2013-02-26 Silicon Image, Inc. Computer memory test structure
US8543873B2 (en) * 2010-01-06 2013-09-24 Silicon Image, Inc. Multi-site testing of computer memory devices and serial IO ports
US8627159B2 (en) * 2010-11-11 2014-01-07 Qualcomm Incorporated Feedback scan isolation and scan bypass architecture
CN102411108B (zh) * 2011-08-03 2013-05-01 南京中电熊猫晶体科技有限公司 用于石英晶体振荡器连续升温测试的多工位同步测试系统
EP3158345B1 (en) * 2014-06-20 2023-11-15 Xcerra Corporation Test socket assembly and related methods
CN105334352B (zh) * 2014-08-11 2018-08-21 北京航天动力研究所 一种三位开关阵列导通绝缘测试装置及方法
US20160065334A1 (en) * 2014-08-29 2016-03-03 R&D Circuits, Inc Structure and Implementation Method for implementing an embedded serial data test loopback, residing directly under the device within a printed circuit board
DE112015004340T5 (de) 2014-09-24 2017-06-01 Analog Devices, Inc. Schaltungen und Systeme für gemultiplexte Kommunikation über einen Isolator
KR102329802B1 (ko) * 2015-07-23 2021-11-22 삼성전자주식회사 테스트 인터페이스 보드, 테스트 장비, 테스트 시스템 및 테스트 방법
KR20190105337A (ko) 2018-03-05 2019-09-17 삼성전자주식회사 반도체 메모리 장치
US11082241B2 (en) * 2018-03-30 2021-08-03 Intel Corporation Physically unclonable function with feed-forward addressing and variable latency output
CN112540282A (zh) * 2019-09-20 2021-03-23 中华精测科技股份有限公司 测试装置
CN111044887B (zh) * 2019-12-09 2022-05-13 北京时代民芯科技有限公司 一种ddr2/3 phy bist命令通道测试向量生成方法
KR102326670B1 (ko) * 2020-07-14 2021-11-16 주식회사 엑시콘 진단 디바이스가 구비된 반도체 디바이스 테스트 장치
WO2022160098A1 (zh) * 2021-01-26 2022-08-04 华为技术有限公司 芯片测试装置及芯片测试方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3022017B2 (ja) * 1993-01-06 2000-03-15 日本電気株式会社 集積回路
US5774477A (en) * 1995-12-22 1998-06-30 Lucent Technologies Inc. Method and apparatus for pseudorandom boundary-scan testing
JPH10170606A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置
JPH1164442A (ja) * 1997-08-21 1999-03-05 Ngk Spark Plug Co Ltd 電子部品チップ検査用治具
JP3209734B2 (ja) * 1998-09-29 2001-09-17 松下電器産業株式会社 半導体集積回路及びその検査方法
JP2001194417A (ja) * 2000-01-14 2001-07-19 Jsr Corp 電極を有する基板並びにそれを用いた検査治具、検査装置及びアダプタ装置
US6859902B1 (en) * 2000-10-02 2005-02-22 Credence Systems Corporation Method and apparatus for high speed IC test interface
US6754867B2 (en) * 2000-12-28 2004-06-22 Intel Corporation Method of determining non-accessible device I/O pin speed using on chip LFSR and MISR as data source and results analyzer respectively
JP2002290030A (ja) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd 配線基板
US6937480B2 (en) * 2001-05-14 2005-08-30 Fuji Xerox Co., Ltd. Printed wiring board
US7099278B2 (en) * 2001-08-10 2006-08-29 Broadcom Corporation Line loop back for very high speed application
US6777971B2 (en) * 2002-03-20 2004-08-17 Lsi Logic Corporation High speed wafer sort and final test
US7412639B2 (en) * 2002-05-24 2008-08-12 Verigy (Singapore) Pte. Ltd. System and method for testing circuitry on a wafer
US7082557B2 (en) * 2003-06-09 2006-07-25 Lsi Logic Corporation High speed serial interface test

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674718B2 (en) 2009-05-13 2014-03-18 Samsung Electronics Co., Ltd Built off testing apparatus

Also Published As

Publication number Publication date
WO2003048795A1 (en) 2003-06-12
TW200300844A (en) 2003-06-16
KR100571312B1 (ko) 2006-04-17
JP2003167034A (ja) 2003-06-13
TWI237700B (en) 2005-08-11
JP3446124B2 (ja) 2003-09-16
CN1599869A (zh) 2005-03-23
US20050077905A1 (en) 2005-04-14
CN100492043C (zh) 2009-05-27
US7098682B2 (en) 2006-08-29

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