JP3209734B2

JP3209734B2 - 半導体集積回路及びその検査方法

Info

Publication number: JP3209734B2
Application number: JP26897899A
Authority: JP
Inventors: 義英小松; 忠弘吉田; 幸生有馬
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-09-29
Filing date: 1999-09-22
Publication date: 2001-09-17
Anticipated expiration: 2019-09-22
Also published as: JP2000171524A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速に動作する半
導体集積回路の改良に関し、詳しくは、半導体集積回路
の持つ動作速度よりも低速で動作する検査装置を用いて
検査可能な半導体集積回路の構成に関する。

【０００２】

【従来の技術】近年、超高速インターフェイス技術の研
究が進んで、ＩＥＥＥ１３９４規格の通り高速伝送され
た画像データをディスプレイに表示できるようになり、
ＬＳＩの高速動作化は飛躍的に進歩している。しかし、
高速動作するＬＳＩを検査するための検査装置の開発
は、ＬＳＩの開発速度に比較して遅れがあるのが現状で
ある。

【０００３】従来より、高速ＬＳＩを検査する検査装置
には、被検査ＬＳＩの高速動作に対応してデータを高速
に発生するデータ発生装置と、高速ＬＳＩの検査結果と
して得られた転送レートの高い高速信号を期待値と比較
する高速用比較器とを備える。通常、高速動作するデバ
イスを検査する場合、高速データ送信試験では、検査装
置のデータ発生装置から所定パターンの低速データを被
検査デバイスに入力し、その後、被検査デバイスの論理
回路内のＰＬＬ（位相同期ループ）等を用いて前記入力
データを高速に分周して、転送レートの高い高速データ
とし、この高速データを被検査デバイス内の高速送信回
路で検査装置に送信し、検査装置内で高速比較器を用い
て前記受信された高速データを期待値と比較している。
一方、高速データ受信試験では、検査装置のデータ発生
装置から転送レートの高い高速データを被検査デバイス
に送信し、この被検査デバイス内で、前記高速データを
高速受信回路で受信し、その後、内部の論理回路で転送
レートの低い低速データに分周し、この低速データを検
査装置内の比較器で期待値と比較して、検査を行ってい
る。

【０００４】図７は、従来の検査装置を用いた高速デバ
イスの検査の構成の一例を示す。この一例は、米国テラ
ダイン（ＴＥＲＡＤＹＮＥ）社の高速ＬＳＩテスターＪ
９７１のテスト構成である。同図において、ＤＵＴ（被
検査デバイス）７０が高速転送処理を必要とする場合、
高速データ送信試験では、検査装置６０のデータ発生装
置６１が転送レートが通常の例えば５０Ｍbps の入力パ
ターンをＤＵＴ７０に入力する。その入力パターンはＤ
ＵＴ７０内の第１の論理回路７１が受信し、この第１の
論理回路７１内のＰＬＬ等（図示せず）で高速に分周し
た後、この転送レートの高い例えば４００Ｍbps の高速
パターン信号を高速送信回路７２から検査装置６０へ出
力する。検査装置６０では、比較器６２は受信結果であ
る高速パターンとデータ発生装置６１からの期待値パタ
ーンとを比較して、検査結果を出力する。

【０００５】一方、高速データ受信試験では、検査装置
６０の高速用データ発生装置６３は、ＤＵＴ７０のデー
タ転送速度に等しい転送速度で高速パターン信号をＤＵ
Ｔ７０に出力し、ＤＵＴ７０では、高速受信回路７３が
前記高速パターン信号を受信し、第２の論理回路７４で
この高速パターン信号を低速に分周して、通常の転送レ
ート（５０Ｍbps）の低速パターンとし、その後、受信
結果である前記低速パターンを検査装置６０内の比較器
６４で期待値と比較する。

【０００６】従って、従来の検査装置６０では、高速デ
ータ送信試験では高速用比較器６２を、高速データ受信
試験では高速用データ発生装置６３を各々搭載する必要
がある。

【０００７】

【発明が解決しようとする課題】しかしながら、検査装
置６０の高速用データ発生装置６３及び高速用比較器６
２は非常に高価であって、コスト面から見ると、検査コ
ストの増大が大きな問題となっている。

【０００８】また、近年の半導体集積回路はより一層の
高速化を目差しており、このため、ＬＳＩ検査装置は、
半導体集積回路の高速化に良好に追随していないのが現
状である。また、半導体集積回路の高速化の速度に追随
したとしても、半導体集積回路が高速化される毎に、そ
の高速化に対応して検査装置を交換するのは莫大なコス
トを要する。更に、ＬＳＩが高速化する毎にＬＳＩ検査
装置を変更する場合に、異なるメーカーのＬＳＩ検査装
置を使用すれば、プログラムの変換等に長時間を要する
等の問題も生じる。

【０００９】更に、被検査デバイスが高速になると、転
送された信号の遅延スキューや信号配線に起因する転送
信号の電位降下に対しても検査が必要になるものの、従
来では、検査装置において遅延時間や電位降下量等を制
御していたため、被検査デバイスが受信する信号の遅延
スキュー等のワーストケースの検査は可能であるが、被
検査デバイス内で生じる遅延スキューや信号の電位降下
量のワーストケースの検査は行い得なかった。

【００１０】本発明は、前記従来の問題点を解決するも
のであり、その目的は、通常の低速信号用の検査装置で
検査可能な半導体集積回路を提供することにある。

【００１１】また、本発明の他の目的は、前記目的に加
えて、検査される半導体集積回路内で意図的に電位降下
と遅延スキューとを起こさせ、高速信号の転送時に半導
体集積回路内で起こり得るワーストケースの検査を行う
ことが可能な半導体集積回路を提供することにある。

【００１２】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、半導体集積回路内の送信回路で送信す
る高速信号を自己の半導体集積回路内の受信回路で受信
し、この受信した高速信号を低速信号に変換し、この低
速信号に基づいて検査する構成を採用する。

【００１３】更に、検査される半導体集積回路内に、高
速信号の電位を降下させる電位制御回路を設けたり、高
速差動信号を構成する２つの信号間に遅延スキューを強
制的に生じさせる遅延回路を設ける。

【００１４】即ち、請求項１記載の発明の半導体集積回
路は、転送レートの高い高速差動信号を送信する送信回
路と、受信回路とを備えると共に、外部検査装置に接続
される検査時に前記外部検査装置から転送レートの低い
低速信号が入力され、前記高速差動信号を生成して前記
送信回路に出力する第１の論理回路と、前記送信回路と
前記受信回路とを結ぶ２本の配線より成る差動信号配線
と、前記差動信号配線に配置され、前記検査時に閉じ
て、前記送信回路から送信される高速差動信号を前記受
信回路に送るスイッチ手段と、前記受信回路が受信した
高速差動信号を入力し、この高速差動信号を他の低速信
号に変換する第２の論理回路と、前記第２の論理回路に
入力される高速差動信号を構成する２つの信号の何れか
一方を遅延させる遅延回路とを備えたことを特徴とす
る。

【００１５】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、前記第１の論理回路は、生
成する高速差動信号の電位レベルを高く又は低く制御す
る電位制御回路を備えることを特徴とする。

【００１６】請求項３記載の発明の半導体集積回路は、
外部の検査装置に接続される検査時に、前記検査装置か
ら転送レートの低い信号が入力され、データ信号及びス
トローブ信号より成る転送レートの高い高速差動信号を
生成して出力する第１の論理回路と、前記第１の論理回
路が生成した高速差動信号を送信する送信回路と、前記
検査時に前記送信回路が送信した高速差動信号を、その
データ信号とストローブ信号とを入れ換えて受信する受
信回路と、前記受信回路が受信した高速差動信号を入力
し、この高速差動信号に含まれる前記ストローブ信号を
転送レートの低い低速信号に変換する第２の論理回路
と、前記第２の論理回路により変換される低速信号の期
待値が予め記憶された記憶回路とを備えたことを特徴と
する。

【００１７】請求項４記載の発明の半導体集積回路の検
査方法は、データ信号及びストローブ信号より成る転送
レートの高い高速差動信号を送信する送信回路と、受信
回路とを備えた半導体集積回路の検査方法であって、前
記送信回路から送信された高速差動信号を前記データ信
号とストローブ信号を入れ換えて受信し、前記受信した
高速差動信号のストローブ信号をこのストローブ信号の
期待値と比較することを特徴とする。

【００１８】以上の構成により、請求項１ないし請求項
３記載の発明では、従来の検査で送信回路が外部の検査
装置へ出力する高速データを被検査デバイス内の受信回
路で受信して、被検査デバイス内で低速データに変換
し、この低速データに基づいて検査するので、検査装置
には従来のように高速用比較器６２や高速用データ発生
装置６３が不要である。従って、安価な検査装置を使用
して、データを高速転送する半導体集積回路を良好に検
査することができる。また、請求項１記載の発明では、
遅延回路が高速差動信号のスキューを強制的に作り出す
ので、前記高速差動信号のスキューがどれだけ大きな値
になれば誤動作に至るかの遅延のワーストケースの検査
をすることが可能になる。

【００１９】特に、請求項２記載の発明では、被検査デ
バイスの検査時には、電位制御回路が、送信回路から送
信する高速信号の電位レベルを所定電圧（例えば３．３
Ｖ）から段階的に低下させることができるので、この被
検査デバイスを使用した通常動作時に前記高速信号の電
位レベルがどれだけ降下した時点で誤動作に至るかの電
位降下のワーストケースの検査をすることが可能にな
る。

【００２０】更に、請求項３及び請求項４載の発明で
は、検査時に受信回路が高速差動信号のデータ信号とス
トローブ信号とを入れ換えて受信しても、記憶回路に
は、予め、前記受信回路にはストローブ信号として受信
した本来のデータ信号の期待値が記憶されているので、
前記受信回路が受信したストローブ信号と記憶回路に記
憶された期待とを比較することにより、被検査デバイス
の検査が可能である。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。先ず、最初に本発明
の基礎となる技術を説明する。

【００２２】（第１の基礎技術）図１は第１の基礎技術の半導体集積回路を検査する場合
のブロック構成を示す。同図において、１０は検査装
置、２０は被検査デバイス（半導体集積回路）である。

【００２３】前記検査装置１０は、検査イネーブル信号
Ｄａｔａ＿Ｅｎを出力するデータ発生装置１１と、被検
査デバイス（以下、ＤＵＴという）２０から出力される
低転送レート（例えば５０Ｍｂｐｓ程度）の出力信号パ
ターンＤａｔａ＿Ｒｘとデータ発生装置１１からの期待
値とを比較する比較器１２とを備える。

【００２４】前記ＤＵＴ２０は、検査装置１０のデータ
発生装置１１からの検査イネーブル信号Ｄａｔａ＿Ｅｎ
を入力する第１の論理回路２１を有する。この第１の論
理回路２１は、通常の転送レート（例えば５０Ｍｂｐ
ｓ）の低速信号パターンを予め記憶するレジスタ２８を
内蔵する。更に、前記第１の論理回路２１は、前記検査
イネーブル信号Ｄａｔａ＿Ｅｎが入力された検査時に、
前記レジスタ２８の低速信号パターンを分周して、前記
通常の転送レートよりも高い転送レート（例えば４００
Ｍｂｐｓ程度の転送レート）の高速信号パターンＳｐｅ
ｅｄＤａｔａ＿Ｔｘを生成し、この高速信号パターンＳ
ｐｅｅｄＤａｔａ＿Ｔｘを出力する。

【００２５】更に、前記ＤＵＴ２０は、前記高速信号Ｓ
ｐｅｅｄＤａｔａ＿Ｔｘを送信する高速送信回路２２
と、高速受信回路２３とを有する。前記高速送信回路２
２と高速受信回路２３との間は信号配線２７で接続さ
れ、この信号配線２７にはスイッチ回路（スイッチ手
段）２４が配置され、このスイッチ回路２４はテスト制
御回路２５により制御される。前記テスト制御回路２５
は、ＤＵＴ２０が前記検査装置１０からの検査イネーブ
ル信号Ｄａｔａ＿Ｅｎを受けた検査時に、前記スイッチ
回路２４を閉じて、高速送信回路２２が出力する高速信
号パターンＳｐｅｅｄＤａｔａ＿Ｔｘを前記高速受信回
路２３に受信させるものである。

【００２６】前記高速送信回路２２から送信される高速
信号パターンＳｐｅｅｄＤａｔａ＿Ｔｘ自体は、図１か
ら判るように、前記スイッチ回路２４が閉じた検査時に
は、前記高速受信回路２３に送られる以外に、ＤＵＴ２
０の外部にもそのまま送信される。

【００２７】加えて、前記ＤＵＴ２０には、高速受信回
路２３が受信した４００Ｍｂｐｓ程度の高速信号パター
ンＳｐｅｅｄＤａｔａ＿Ｔｘを、逆に５０Ｍｂｐｓ程度
の通常レートの低速信号パターンＤａｔａ＿Ｒｘに逆変
換する第２の論理回路２６が備えられる。この逆変換さ
れた低速信号パターンＤａｔａ＿Ｒｘは、検査装置１０
に出力される。

【００２８】次に、本基礎技術の半導体集積回路の検査
を具体的に説明する。図１において、検査装置１０のデ
ータ発生装置１１が検査イネーブル信号Ｄａｔａ＿Ｅｎ
をＤＵＴ２０に出力すると、このＤＵＴ２０内の第１の
論理回路２１は、レジスタ２８に記憶された５０Ｍｂｐ
ｓ程度の低転送レートのテストパターンを高転送レート
の例えば４００Ｍｂｐｓ程度の高速信号（テストパター
ン）ＳｐｅｅｄＤａｔａ＿Ｔｘに変換し、このテストパ
ターンは高速送信回路２２から送信される。

【００２９】この検査時には、ＤＵＴ２０内のスイッチ
回路２４が閉じられ、ＤＵＴ２０内部では高速受信回路
２３が前記テストパターンＳｐｅｅｄＤａｔａ＿Ｔｘを
そのまま受信することになる。前記スイッチ回路２４の
ＯＮ／ＯＦＦはテスト制御回路２５によって制御され
る。テスト制御回路２５はテスト時にスイッチ回路２４
をＯＮ、通常動作ではＯＦＦに制御する。ＤＵＴ２０内
部での短絡により、高速受信回路２３は４００Ｍｂｐｓ
程度の前記テストパターンＳｐｅｅｄＤａｔａ＿Ｔｘを
受信し、受信した結果のパターンを高速のまま第２の論
理回路２６へ出力する。第２の論理回路２６は、４００
Ｍｂｐｓの受信結果パターンＳｐｅｅｄＤａｔａ＿Ｔｘ
を、今度は検査装置１０の比較器１２が対応できる５０
Ｍｂｐｓ程度の通常転送レートの低速パターンＤａｔａ
＿Ｒｘに分周して、検査装置１０の比較器１２に出力す
る。前記比較器１２は、ＤＵＴ２０の低速パターンＤａ
ｔａ＿Ｒｘと、検査装置１０のデータ発生装置１１の期
待値パターンとを５０Ｍｂｐｓの転送レートで比較す
る。

【００３０】従って、図１においてＤＵＴ２０の高速送
信回路２２と高速受信回路２３とが、検査時にはスイッ
チ回路２４により内部で短絡され、且つ受信回路２３で
受信された高速テストパターンＳｐｅｅｄＤａｔａ＿Ｔ
ｘが通常転送レートの低速パターンＤａｔａ＿Ｒｘに変
換されるので、検査装置１０では５０Ｍｂｐｓ程度の通
常転送レートの検査イネーブル信号Ｄａｔａ＿Ｅｎでも
って高速データの転送検査が可能である。換言すれば、
高速送信回路２２で出力された４００Ｍｂｐｓ程度の高
速信号パターンＳｐｅｅｄＤａｔａ＿Ｔｘは従来のよう
に直ちに検査装置１０には送信されず、ＤＵＴ２０内の
受信回路２３で前記高速信号パターンＳｐｅｅｄＤａｔ
ａ＿Ｔｘを受信し、第２の論理回路２６で再び５０Ｍｂ
ｐｓ程度の低速パターンＤａｔａ＿ＲＸに分周した後に
検査装置１０に出力し、検査装置１０内の比較器１２で
検査するので、検査装置１０に高速信号用のデータ発生
装置及び高速信号用比較器を必要としない。

【００３１】また、スイッチ回路２４及びテスト制御回
路２５を備えるので、被検査デバイスの通常動作から検
査への切り換え時には、高速送信回路２２と高速受信回
路２３とを短絡させて検査を行うことができる。

【００３２】（第２の基礎技術）図２は本発明の第２の基礎技術を示す。同図に示すＤＵ
Ｔ２０’では、第１の論理回路２１’内に電位制御回路
２９を含む。この電位制御回路２９は、第１の論理回路
２１によって４００Ｍｂｐｓ程度の転送レートに変換さ
れた高速信号パターンの中心電位（例えば１．８Ｖ）を
任意の電圧範囲（例えば０．５Ｖの範囲）で降下させ
て、この高速信号ＳｐｅｅｄＤａｔａ＿Ｔｘを送信回路
２２へ出力する。前記電位制御回路２９は、外部から４
ビットのレベル制御信号Level In1、Level In2、Level
In3及びLevel In4を受け、これ等の制御信号の組合せに
より、高速信号ＳｐｅｅｄＤａｔａ＿Ｔｘの電位レベル
の降下幅又は上昇幅が決定される。例えば、これ等信号
の組合せが「０００１」であれば１０ｍＶ降下させ、
「０１００」であれば１００ｍＶ上昇させる。

【００３３】その他の構成は前記第１の基礎技術と同様
である。高速送信回路２２は高速受信回路２３に高速信
号パターンＳｐｅｅｄＤａｔａ＿Ｔｘを出力し、第２の
論理回路２６は中心電位の降下した高速受信信号パター
ンＳｐｅｅｄＤａｔａ＿Ｔｘを受信し、５０Ｍｂｐｓ程
度の低速信号パターンＤａｔａ＿Ｒｘに変換して、検査
装置１０へ出力する。

【００３４】ここで、前記電位制御回路２９により、高
速信号パターンＳｐｅｅｄＤａｔａ＿Ｔｘの中心電位を
所定電圧範囲（例えば０．５Ｖの範囲）内で降下変動さ
せることができるので、ＤＵＴ２０の通常使用時にＤＵ
Ｔ２０内で生じる高速信号の電圧降下のワーストケース
を検査することが可能である。

【００３５】（第１の実施の形態）次に、本発明の第１の実施の形態を説明する。図３は本
発明の第１の実施の形態の半導体集積回路を検査する場
合の全体構成を示すブロック図である。

【００３６】同図において、ＤＵＴ３０は、検査装置１
０に搭載されたデータ発生装置１１からの図４（ａ）に
示す検査イネーブル信号Ｄａｔａ＿Ｅｎを入力する第１
の論理回路３１を有する。この第１の論理回路３１は、
図４（ｂ）に示すような通常の転送レート（例えば５０
Ｍｂｐｓ）の低速信号パターンを予め記憶するレジスタ
３８を内蔵する。更に、前記第１の論理回路３１は、前
記検査イネーブル信号Ｄａｔａ＿Ｅｎが入力された検査
時に、前記レジスタ３８の低速信号パターンを分周し
て、前記通常の転送レートよりも高い転送レート（例え
ば４００Ｍｂｐｓ程度の転送レート）の高速差動信号パ
ターンＳｐｅｅｄＤａｔａ＿Ｔｘを生成するＤＳエンコ
ーダ（符号化器）（図示せず）を有し、この生成した高
速差動信号パターンＳｐｅｅｄＤａｔａ＿Ｔｘを出力す
る。前記高速差動信号パターンＳｐｅｅｄＤａｔａ＿Ｔ
ｘは、図４（ｃ）に示すように、データ信号Ｄａｔａと
ストローブ信号Ｓｔｒｏｂｅとの２つの信号よりなる差
動信号である。

【００３７】また、前記ＤＵＴ３０は、前記第１の論理
回路３１からの高速差動信号パターンＳｐｅｅｄＤａｔ
ａ＿Ｔｘを送信する高速送信回路３２と、高速受信回路
３３とを有する。この高速送信回路３２と高速受信回路
３３との間には、差動信号線路３７が配置され、この差
動信号線路３７にはスイッチ回路３４が配置される。テ
スト制御回路３５は、検査時にスイッチ回路３４を閉じ
て、高速送信回路３２が出力する高速差動信号パターン
ＳｐｅｅｄＤａｔａ＿ＴｘをＤＵＴ３０内で高速受信回
路３３に受信させる。

【００３８】更に、前記ＤＵＴ３０は第２の論理回路３
６を備える。この第２の論理回路３６は、前記高速受信
回路３３が受信した４００ｂｐｓ程度の高速差動信号パ
ターンＳｐｅｅｄＤａｔａ＿Ｔｘを、５０Ｍｂｐｓ程度
の通常転送レートの低速差動信号パターンに逆変換する
ＤＳデコーダ（復号化器）（図示せず）を有する。この
逆変換された低速差動信号パターンは、前記高速差動信
号パターンと同様に、データ信号とストローブ信号とか
ら成る。更に、前記第２の論理回路３６にはレジスタ
（記憶回路）３９が備えられる。このレジスタ３９は、
前記逆変換された低速信号パターンの期待値を予め記憶
する。前記第２の論理回路３６は、前記逆変換した低速
信号パターンと前記レジスタ３９の期待値とを比較し、
その比較結果信号Ｄａｔａ＿Ｒｘを検査装置１０に出力
する。この比較結果信号を図４（ｅ）に示す。図３にお
いて、前記高速受信回路３３と第２の論理回路３６との
間の差動信号配線のうち、ストローブ信号が伝送される
配線には、遅延回路Ｄが配置される。

【００３９】以下、本実施の形態の半導体集積回路の検
査を具体的に説明する。図３において、検査装置１０の
データ発生装置１１が検査イネーブル信号Ｄａｔａ＿Ｅ
ｎをＤＵＴ３０内の第１の論理回路３１に送る。

【００４０】ＤＵＴ３０では、第１の論理回路３１が５
０Ｍｂｐｓ程度の検査イネーブル信号Ｄａｔａ＿Ｅｎを
受けて、ＤＵＴ３０が本来持つ動作周波数（例えば、４
００Ｍｂｐｓ）の高速テストパターンＳｐｅｅｄＤａｔ
ａ＿Ｔｘを生成する。その際、第１の論理回路３１のＤ
Ｓエンコーダは、高速テストパターンＳｐｅｅｄＤａｔ
ａ＿Ｔｘとして、データ信号とストローブ信号とから成
る差動信号パターンを生成し、高速送信回路３２へ出力
する。

【００４１】ＤＵＴ３０内では、スイッチ回路３４がテ
スト制御回路３５により制御されて閉じられている。従
って、高速送信回路３２から送信された高速差動信号Ｓ
ｐｅｅｄＤａｔａ＿Ｔｘは、ＤＵＴ３０内で高速受信回
路３３でそのまま受信される。受信された高速差動パタ
ーンＳｐｅｅｄＤａｔａ＿Ｔｘは高速のまま第２の論理
回路３６へ出力される。

【００４２】前記高速差動信号パターンＳｐｅｅｄＤａ
ｔａ＿Ｔｘが高速受信回路３３から第２の論理回路３６
へ出力される際、ストローブ配線上に配置された遅延回
路Ｄを通過する。この遅延回路Ｄは、ストローブ信号パ
ターンを強制的に遅延させ、この遅延したストローブ信
号が第２の論理回路３６内のＤＳデコーダに入力され
る。前記第２の論理回路３６のＤＳデコーダは、符号化
された高速差動信号パターンを復号化して、４００Ｍｂ
ｐｓの高速受信結果パターンＳｐｅｅｄＤａｔａ＿Ｔｘ
を５０Ｍｂｐｓ程度の通常周波数の低速差動信号パター
ンＤａｔａ＿Ｒｘに戻す。この低速差動信号パターン
は、第２の論理回路３６内のレジスタ３９に記憶された
期待値と比較され、その比較結果信号Ｄａｔａ＿Ｒｘが
検査装置１０に出力される。検査装置１０では、比較器
１２が前記ＤＵＴ３０からの比較結果信号Ｄａｔａ＿Ｒ
ｘをデータ発生装置１１からの期待値と照合する。

【００４３】ここに、遅延回路Ｄは高速差動信号に含ま
れるストローブ信号を強制的に遅延させるので、検査装
置等と接続している場合の高速差動信号の任意のスキュ
ー値をＤＵＴ３０内に持たせることができる。従って、
遅延回路Ｄの遅延値を種々変更すれば、高速差動信号の
スキューのワーストケース（最大スキュー値）を検査で
きる。

【００４４】更に、第１の論理回路３１がＤＳエンコー
ダを含むので、検査時には、その検査目的に合致した適
切なデータ信号とストローブ信号とから成る差動信号パ
ターンを生成できる。また、データ信号とストローブ信
号とに基づいてクロック信号を生成するので、送信回路
３２及び受信回路３３は高速のクロック信号で動作す
る。加えて、前記生成されたクロック信号のエッジは、
データ信号のエッジに対して遅延するので、遅延回路Ｄ
により遅延されたストローブ信号をクロック信号で確実
にラッチできる。

【００４５】尚、本実施の形態では、遅延回路Ｄをスト
ローブ信号配線に配置したが、データ信号配線に配置し
ても良いのは勿論である。つまり、遅延回路Ｄは、受信
回路３３と第２の論理回路３６との間の差動信号配線の
何れか一方の配線に配置すれば良い。

【００４６】また、図３に示した第１の論理回路３１を
図２に示した第１の論理回路２１’に変更して、第１の
論理回路の内部に電位制御回路２９を備えても良い。

【００４７】（第２の実施の形態）続いて、本発明の第２の実施の形態を図５に基づいて説
明する。本実施の形態は、ＩＥＥＥ１３９４規格の物理
層ＬＳＩの送受信回路を持つ半導体集積回路を検査する
場合を示している。

【００４８】同図において、ＤＵＴ４０内部の高速送受
信回路４２の信号出力側から信号入力側までの短絡構造
を利用して、検査モードの設定により、高速送受信回路
４２の内部でデータ信号をストローブ信号として受信さ
せる。通常動作では、データ信号をストローブ信号とし
て受信することはできない。検査モード時にデータ信号
をストローブ信号として受け取る場合には、第２の論理
回路４６内のレジスタ４９には、前記ストローブ信号の
期待値が予め記憶される。具体的に説明すると、次の通
りである。

【００４９】ＩＥＥＥ１３９４規格では、データ信号と
ストローブ信号とのエクスクルーシブＯＲでクロック信
号を生成する構造を採用する。また、この検査モード時
には、図４（ｄ）に示すように、データ信号Ｄａｔａと
ストローブ信号Ｓｔｒｏｂｅとが入れ換って受信される
ことになる。例えば、データ信号として「０１０１１０
１０」を高速送信した場合には、高速送受信回路４２は
内部でストローブ信号「００００１１１１」を高速受信
する。この関係上、前記受信したストローブ信号のパタ
ーンを期待値としてレジスタ４９に持たせておけば、検
査が可能になる。

【００５０】前記送受信回路４２内の短絡構造には、前
記第１及び第２の基礎技術のスイッチ回路２７、３７は
配置されない。その他の構成は、前記第１の実施の形態
と同様であるので、その説明を省略する。

【００５１】（第３の実施の形態）次に、本発明の第３の実施の形態を説明する。本実施の
形態は、ＩＥＥＥ１３９４規格の差動ケーブルを使用し
て検査を行う場合を示す。図６は本実施の形態の半導体
集積回路を検査する場合の全体構成を示すブロック図で
ある。

【００５２】図６では、検査装置１０とＤＵＴ５０とを
備える。ＤＵＴ５０は２つのポートを持つ構成であり、
ポート１及びポート２には、各々、前記第１の実施の形
態のＤＵＴ２０と同様に、レジスタ３８を持つ第１の論
理回路３１、高速送信回路３２、高速受信回路３３、レ
ジスタ３９を持つ第２の論理回路３６、前記高速送信回
路３２から高速受信回路３３に至る短絡構造とが設けら
れる。前記短絡構造には図３のスイッチ回路３４は配置
されない。検査装置１０は第１の実施の形態の検査装置
１０と同一構成である。

【００５３】前記ポート１の高速送信回路３２とポート
２の高速受信回路３３とは、検査時に、ＩＥＥＥ１３９
４規格の差動ケーブル５７により接続される。同様に、
ポート２の高速送信回路３２とポート１の高速受信回路
３３とは、検査時に、ＩＥＥＥ１３９４規格の差動ケー
ブル５７により接続される。テスト制御回路５５は、検
査時に、複数ポートを使用する検査モードに切り換え
て、例えばポート１の高速送信回路３２により高速信号
データＳｐｅｅｄＤａｔａ＿Ｔｘを送信し、この高速信
号データＳｐｅｅｄＤａｔａ＿ＴｘをＤＵＴ５０の外部
で差動ケーブル５７を経由して再びＤＵＴ内のポート２
の受信回路３３で受信するように、各ポートの論理回路
３１、３６を制御する。

【００５４】つまり、本実施の形態では、前記第２の実
施の形態で行ったように送信回路４２の出力側と受信回
路４３の入力側との短絡構造を利用した高速差動信号の
送受信に代えて、その高速差動信号の送受信をＤＵＴ５
０外部の差動ケーブル５７でループバックさせて行った
ものである。

【００５５】従って、本実施の形態では、検査モード時
には、差動ケーブル５７を使用して、一方のポートの送
信回路３２から送信された高速差動信号を一旦外部の差
動ケーブル５７に出力し、この差動ケーブル５７を経て
他方のポートの受信回路３３で受信する構成であるの
で、送信回路３２から送信された高速差動信号に含まれ
る高速データ信号は、前記第２の実施の形態のように高
速ストローブ信号としてではなく、そのままデータ信号
として受信される。従って、各ポートの第２の論理回路
３６に内蔵するレジスタ３９には、予め、データ信号の
期待値を記憶すればよい。また、ＤＵＴ５０の通常動作
時に実際に使用する差動ケーブルを用いるので、高速差
動信号のより確かな保証が可能になる。

【００５６】尚、以上の説明では、検査装置１０のデー
タ発生装置１１からは検査イネーブル信号Ｄａｔａ＿Ｅ
ｎを発生させたが、５０Ｍｂｐｓの低速信号パターン
（テストパターン）を発生してＤＵＴに出力する構成を
採用しても良い。また、ＤＵＴ内の第２の論理回路内に
期待値を記憶するレジスタを設け、検査時に得られた低
速信号をこのレジスタの期待値と比較したが、本発明は
これに限定されず、その他、検査装置１０内に期待値を
格納しておき、ＤＵＴからは検査時に得られた低速信号
を検査装置１０に出力し、検査装置１０内で前記低速信
号と期待値との比較を行う場合も含むものである。

【００５７】

【発明の効果】以上説明したように、請求項１ないし請
求項３記載の発明によれば、送信回路から送信される高
速信号を自らの受信回路で受信し、低速信号に変換する
ので、信号の高速転送を行う半導体集積回路の検査であ
っても、検査装置の高速用比較器及び高速用データ発生
装置を不要にして、低コストの検査装置を使用した検査
が可能である。更に、請求項１記載の発明によれば、遅
延回路が高速差動信号のスキューを強制的に作り出すの
で、遅延スキューの検査をも行うことができる。

【００５８】特に、本発明の請求項２記載の発明によれ
ば、信号配線長に起因する高速信号の電位の降下検査も
可能になる。

【図面の簡単な説明】

【図１】本発明の第１の基礎技術の半導体集積回路を検
査する場合の全体構成を示す図である。

【図２】本発明の第２の基礎技術の半導体集積回路を検
査する場合の全体構成を示す図である。

【図３】本発明の第１の実施の形態の半導体集積回路を
検査する場合の全体構成を示す図である。

【図４】（ａ）は第１の実施の形態における検査イネー
ブル信号の波形を示す図、（ｂ）は第１の論理回路のレ
ジスタに記憶する低速信号データの波形を示す図、
（ｃ）は高速差動信号波形を示す図、（ｄ）は第２の実
施の形態における第２の論理回路が変換した低速信号デ
ータの波形を示す図、（ｅ）は第１の実施の形態におけ
る第２の論理回路から検査装置に出力される比較結果信
号を示す図である。

【図５】本発明の第２の実施の形態の半導体集積回路を
検査する場合の全体構成を示す図である。

【図６】本発明の第３の実施の形態の半導体集積回路を
検査する場合の全体構成を示す図である。

【図７】従来のテスト回路装置の構成図である。

【符号の説明】

１０検査装置１１データ発生装置１２比較器２０、３０被検査デバイス（半導体集積回
路）２１、３１第１の論理回路２２、３２高速送信回路２３、３３高速受信回路２４、３４スイッチ回路（スイッチ手段）２５、３５、５５テスト制御回路２６、３６第２の論理回路２７信号配線２８レジスタＤ遅延回路２９電位制御回路３７差動信号配線３９レジスタ（記憶回路）５７差動ケーブル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−264673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims

(57)【特許請求の範囲】

【請求項１】転送レートの高い高速差動信号を送信す
る送信回路と、受信回路とを備えると共に、外部検査装置に接続される検査時に前記外部検査装置か
ら転送レートの低い低速信号が入力され、前記高速差動
信号を生成して前記送信回路に出力する第１の論理回路
と、前記送信回路と前記受信回路とを結ぶ２本の配線より成
る差動信号配線と、前記差動信号配線に配置され、前記検査時に閉じて、前
記送信回路から送信される高速差動信号を前記受信回路
に送るスイッチ手段と、前記受信回路が受信した高速差動信号を入力し、この高
速差動信号を他の低速信号に変換する第２の論理回路
と、前記第２の論理回路に入力される高速差動信号を構成す
る２つの信号の何れか一方を遅延させる遅延回路とを備
えたことを特徴とする半導体集積回路。
【請求項２】前記第１の論理回路は、生成する高速差
動信号の電位レベルを高く又は低く制御する電位制御回
路を備えることを特徴とする請求項１記載の半導体集積
回路。
【請求項３】外部の検査装置に接続される検査時に、
前記検査装置から転送レートの低い信号が入力され、デ
ータ信号及びストローブ信号より成る転送レートの高い
高速差動信号を生成して出力する第１の論理回路と、前記第１の論理回路が生成した高速差動信号を送信する
送信回路と、前記検査時に前記送信回路が送信した高速差動信号を、
そのデータ信号とストローブ信号とを入れ換えて受信す
る受信回路と、前記受信回路が受信した高速差動信号を入力し、この高
速差動信号に含まれる前記ストローブ信号を転送レート
の低い低速信号に変換する第２の論理回路と、前記第２の論理回路により変換される低速信号の期待値
が予め記憶された記憶回路とを備えたことを特徴とする
半導体集積回路。
【請求項４】データ信号及びストローブ信号より成る
転送レートの高い高速差動信号を送信する送信回路と、
受信回路とを備えた半導体集積回路の検査方法であっ
て、前記送信回路から送信された高速差動信号を前記データ
信号とストローブ信号を入れ換えて受信し、前記受信した高速差動信号のストローブ信号をこのスト
ローブ信号の期待値と比較することを特徴とする半導体
集積回路の検査方法。