JP4944789B2 - 試験装置、フィクスチャボード、及びピンエレクトロニクスカード - Google Patents

Description

本発明は、半導体回路等の被試験デバイスのプリエンファシス機能を試験する試験装置、試験装置に用いられるフィクスチャボード、及びピンエレクトロニクスカードに関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００５−３１５２９４ 出願日 ２００５年１０月２８日

従来、半導体回路等の電子デバイスにおいて、出力信号の所定の成分を強調して出力するデバイスが知られている。例えば、電子デバイスの実装時において、伝送線路における減衰分を予め補正した出力信号を出力すべく、出力信号の所定の成分を強調するプリエンファシス回路が知られている。

プリエンファシス回路は、例えば出力信号の立ち上がり及び立ち下がりを強調した波形を出力する。当該出力信号が、実装時における伝送線路を伝搬することにより、受信側の回路では、減衰成分が補正された信号を受け取ることができる。電子デバイスがプリエンファシス回路を有する場合、当該プリエンファシス回路が正常に機能しているか否かを試験する必要がある。現在、関連する特許文献等は認識していないので、その記載を省略する。

しかし、プリエンファシス回路を備える電子デバイスを試験する場合、プリエンファシス回路の機能を試験することは困難である。一般に、被試験デバイスと試験装置との間の信号伝送距離は、実装時における信号伝送距離に比べ非常に短い。このため、試験装置は、所定の成分が強調された出力信号を測定することとなり、被試験デバイスのプリエンファシス回路の機能を精度よく試験することができなかった。

例えば、被試験デバイスの出力信号のセットアップタイム及びホールドタイムを試験するべく、所定のタイミングにおける出力信号の論理値を検出する場合、当該所定のタイミングによっては、出力信号の強調された箇所において論理値を検出することとなり、実装時において受信回路が受け取る出力信号の論理値とは異なる値となってしまう場合がある。

また、出力信号の論理値ではなく、出力信号の波形を検出して、当該波形と規定の波形とを比較することも考えられる。出力信号の波形を検出する手段として、リアルタイムオシロスコープ、サンプリングオシロスコープ、タイムインターバルアナライザ等が知られている。しかし、これらの装置を用いた場合、試験時間が長くなりデバイス量産のスループットが低下してしまう。

また、出力信号の波形を検出する手段としてデジタイザ回路が知られているが、デジタイザ回路を用いて試験する場合、試験装置における多数の入力回路のそれぞれにデジタイザ回路を実装しなければならない。このため、試験装置のコストが多大となってしまう。

また、従来の試験装置を用いて、ストローブタイミングを順次変化させ、出力信号の波形をプロットする方法も考えられる。しかし、試験装置は、試験周期毎にストローブタイミングを変化させるので、十分なサンプリング数で測定するには非常に時間がかかってしまう。このように、従来の試験装置は、プリエンファシス回路を備えるデバイスを精度よく試験できず、又は精度よく試験するには非常にコストがかかってしまう。

このため本発明の一つの側面においては、上述した課題を解決することのできる試験装置、及びフィクスチャボード、及びピンエレクトロニクスカードを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、出力信号の所定の成分を強調して出力するプリエンファシス回路を備える被試験デバイスのプリエンファシス機能を試験する試験装置であって、被試験デバイスが出力する出力信号に対して、被試験デバイスの実装時における伝送線路において出力信号に生じる減衰と略同一の減衰を生じさせるフィルタと、フィルタが出力する信号を計測し、計測結果に基づいて被試験デバイスのプリエンファシス機能を試験する試験部とを備える試験装置を提供する。

フィルタは、被試験デバイスが出力する出力信号から、プリエンファシス回路による強調成分を除去することにより、当該減衰を生じさせてよい。試験装置は、プリエンファシス回路が生成すべき強調成分についての強調成分情報が予め与えられ、強調成分情報に基づいて、フィルタの信号通過特性を制御するフィルタ制御部を更に備えてよい。

電子デバイスは、生成すべき強調成分を定める設定値を格納する設定レジスタを備え、プリエンファシス回路は、設定レジスタが格納した設定値に応じた強調成分を生成し、試験装置は、設定レジスタが格納した設定値を取得し、取得した設定値に基づいて、フィルタの信号通過特性を制御するフィルタ制御部を更に備えてよい。

試験部は、フィルタが出力する出力信号が、被試験デバイスに対して予め定められたセットアップタイム及びホールドタイムを満たすか否かに基づいて、被試験デバイスのプリエンファシス機能を試験してよい。

フィルタは、それぞれ異なる線路長の複数の伝送線路を有し、フィルタ制御部は、出力信号を、いずれの伝送線路に通過させるかを選択することにより、信号通過特性を制御してよい。

試験装置は、被試験デバイスを載置するパフォーマンスボードと、試験部とパフォーマンスボードとを電気的に接続するケーブルを有するフィクスチャボードとを更に備え、フィルタは、フィクスチャボードに設けられてよい。フィルタは、フィクスチャボードに設けられたケーブルを伝送線路として、出力信号を通過させてよい。

試験装置は、被試験デバイスを載置するパフォーマンスボードと、試験部とパフォーマンスボードとを電気的に接続するケーブルを有するフィクスチャボードとを更に備え、フィルタは、試験部に設けられてよい。

試験装置は、被試験デバイスが出力する出力信号を、フィルタに入力するか、又は試験部に入力するかを切り替える切替部を更に備えてよい。試験装置は、フィルタを通過した出力信号と、フィルタを通過しない出力信号とを比較し、フィルタにおける信号通過特性が予め定められた特性と略一致するか否かを評価するフィルタ評価部を更に備えてよい。試験部は、フィルタ評価部において、特性が略一致した場合に、被試験デバイスを試験してよい。

本発明の第２の形態においては、出力信号の所定の成分を強調して出力するプリエンファシス回路を備える被試験デバイスのプリエンファシス機能を試験する試験装置において、被試験デバイスを載置するパフォーマンスボードと、被試験デバイスの良否を判定する試験部とを接続するフィクスチャボードであって、被試験デバイスが出力する出力信号に対して、被試験デバイスの実装時における伝送線路において出力信号に生じる減衰と略同一の減衰を生じさせるフィルタを備えるフィクスチャボードを提供する。

本発明の第３の形態においては、出力信号の所定の成分を強調して出力するプリエンファシス回路を備える被試験デバイスのプリエンファシス機能を試験する試験装置において、被試験デバイスの各ピンと信号の授受を行うピンエレクトロニクスカードであって、被試験デバイスが出力する出力信号に対して、被試験デバイスの実装時における伝送線路において出力信号に生じる減衰と略同一の減衰を生じさせるフィルタを備えるピンエレクトロニクスカードを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

被試験デバイス２００を試験する試験装置１００の構成の一例を示す図である。 プリエンファシス回路２１０及びフィルタ２０が出力する信号の波形の一例を示す図である。 試験装置１００の構成の他の例を示す図である。 試験部３０における試験の一例を説明する図である。 試験装置１００の動作の一例を示すフローチャートである。 フィルタ２０の構成の一例を示す図である。 フィルタ２０の構成の他の例を示す図である。 フィルタ２０の構成の他の例を示す図である。 試験装置１００の構成の他の例を示す図である。 試験装置１００の構成の他の例を示す図である。 試験装置１００の構成の他の例を示す図である。

符号の説明

１０・・・切替部、２０・・・フィルタ、２２・・・伝送線路、２４・・・回路ブロック、２６・・・誘導成分、２８・・・抵抗成分、３０・・・試験部、３２・・・回路ブロック、３４・・・可変抵抗成分、３６・・・可変容量成分、４０・・・フィルタ制御部、５０・・・パフォーマンスボード、６０・・・フィクスチャボード、７０・・・ピンエレクトロニクスカード、７２・・・コンパレータ、１００・・・試験装置、２００・・・被試験デバイス、２１０・・・プリエンファシス回路、２２０・・・設定レジスタ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、被試験デバイス２００を試験する試験装置１００の構成の一例を示す図である。被試験デバイス２００は、半導体回路等の電子デバイスであって、出力端にプリエンファシス回路２１０を有する。被試験デバイス２００は、予め定められた仕様に適合した出力信号を生成して、プリエンファシス回路２１０に入力する。プリエンファシス回路２１０は、被試験デバイス２００が出力する出力信号の所定の成分を強調して出力する。例えば、プリエンファシス回路２１０は、被試験デバイス２００の実装時に、出力信号が伝搬する伝送線路における減衰に応じて、出力信号の立ち上がり及び立ち下がりを強調した波形を出力する。

プリエンファシス回路２１０は、出力信号の高周波成分を強調する回路であってよい。例えば、プリエンファシス回路２１０は、出力信号の伝送線路における高周波のインピーダンスを下げた回路であってよく、出力信号に高調波成分を重畳する回路であってもよい。このような構成により、被試験デバイス２００は、実装時において出力信号を受信側の回路に伝送する場合において、伝送線路における損失を予め補正した信号を出力することができる。つまり、受信側の回路に対して、予め定められた仕様に適合した信号を伝送することができる。

試験装置１００は、切替部（１０−１及び１０−２、以下１０と総称する）、フィルタ２０、及び試験部３０を備える。フィルタ２０は、被試験デバイス２００が出力する出力信号に対して、被試験デバイス２００の実装時における伝送線路において出力信号に生じる減衰と略同一の減衰を生じさせる。例えば、フィルタ２０は、被試験デバイス２００が出力する出力信号から、プリエンファシス回路２１０が生成すべき強調成分を除去することにより、当該減衰を生じさせる。プリエンファシス回路２１０が生成すべき強調成分は、被試験デバイス２００の実装時における伝送線路で生じる信号の減衰量により、予め定められる。例えば、プリエンファシス回路２１０は、当該減衰量に応じた設計仕様、及び設定値等を有する。フィルタ２０は、例えばローパスフィルタであってよい。フィルタ２０における信号通過特性は、プリエンファシス回路２１０の特性に応じて予め定められてよい。例えば、フィルタ２０における信号通過特性は、プリエンファシス回路２１０の設計仕様に基づいて、予め設定されてよい。

プリエンファシス回路２１０の特性は、被試験デバイス２００の実装時における出力信号の伝送線路による損失に基づいて設定される。つまり、プリエンファシス回路２１０は、プリエンファシス回路２１０に入力される信号と、被試験デバイス２００の実装時に受信側の回路が受け取る信号とが略同一の波形となるように、当該信号を補正する。また、フィルタ２０は、プリエンファシス回路２１０が生成すべき強調成分を除去する。このため、プリエンファシス回路２１０が設計仕様及び設計値等に応じて正常に動作している場合、フィルタ２０が出力する信号と、被試験デバイス２００の実装時に受信側の回路が受け取る信号とは略同一の波形となる。

試験部３０は、フィルタ２０が出力する信号を計測して、計測結果に基づいてプリエンファシス回路２１０の機能を試験する。例えば試験部３０は、フィルタ２０が出力する信号が、被試験デバイス２００に対して予め定められたセットアップタイム及びホールドタイムを満たすか否かに基づいて、プリエンファシス回路の良否を判定してよい。フィルタ２０が出力する信号は、被試験デバイス２００の実装時に受信側の回路が受け取る信号と略同一である。

このため、試験部３０が受け取る信号は、被試験デバイス２００に対して予め定められた仕様を満たすべき信号である。試験部３０は、当該信号に基づいて、セットアップタイム及びホールドタイムの試験等の、従来行われている通常の試験を行うことにより、プリエンファシス回路２１０が正常に動作しているか否かを判定することができる。

切替部１０は、被試験デバイス２００が出力する出力信号を、フィルタ２０に入力するか、又は試験部３０に入力するかを切り替える。つまり切替部１０は、出力信号をフィルタ２０を介して試験部３０へ入力して、プリエンファシス回路２１０を含む被試験デバイス２００の試験を行うか、又は出力信号をフィルタ２０を介さずに試験部３０へ入力して、プリエンファシス回路２１０を含まない被試験デバイス２００の試験を行うかを切り替えることができる。

切替部１０は、高周波特性が良いことが好ましい。例えば切替部１０は、高周波リレーであってよく、またＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）リレーであってもよい。また、切替部１０は、能動素子を用いず、受動素子を用いることが好ましい。

図２は、プリエンファシス回路２１０及びフィルタ２０が出力する信号の波形の一例を示す図である。図２に示すように、プリエンファシス回路２１０は、出力信号の立ち上がり及び立ち下がりを強調して、エッジを急峻にした波形を出力する。

また、フィルタ２０は、プリエンファシス回路２１０が出力する信号から、プリエンファシス回路２１０が生成すべき強調成分を除去して出力する。これにより、フィルタ２０が出力する信号は、被試験デバイス２００の実装時に受信側の回路が受け取る信号と略同一となる。

図３は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図１に関連して説明した試験装置１００の構成に対して、フィルタ制御部４０を更に備える。また、試験装置１００は、設定レジスタ２２０を有する被試験デバイス２００を試験する。

フィルタ制御部４０は、プリエンファシス回路２１０が生成すべき強調成分についての強調成分情報が予め与えられ、当該強調成分情報に基づいて、フィルタ２０の信号通過特性を制御する。例えば、フィルタ制御部４０は、使用者等により、当該強調成分情報が与えられてよい。当該強調成分情報は、プリエンファシス回路２１０の特性に関する情報であってよい。フィルタ制御部４０は、当該強調成分を除去できるように、フィルタ２０の特性を制御する。

また、設定レジスタ２２０は、プリエンファシス回路２１０が生成すべき強調成分を定める設定値を格納する。プリエンファシス回路２１０は、設定レジスタ２２０が格納した設定値に応じた強調成分を生成する。例えば、設定レジスタ２２０は、被試験デバイス２００の実装時に信号伝送線路の減衰量を設定値として格納してよい。この場合、設定レジスタ２２０は、当該減衰量を、出力信号の周波数帯毎に格納してもよい。プリエンファシス回路２１０は、当該設定値に基づいて、信号伝送線路の減衰量を予め補正する。

フィルタ制御部４０は、設定レジスタ２２０が格納した設定値を予め取得して、取得した設定値に基づいて、フィルタ２０の信号通過特性を制御してよい。例えば、設定値が減衰量を示す場合、フィルタ制御部４０は、フィルタ２０における信号の減衰量が設定値と略一致するように、フィルタ２０の特性を制御する。このような構成により、プリエンファシス回路２１０の設定が可変である場合にも、当該設定に応じた試験ができる。また、プリエンファシス回路２１０が、当該強調成分情報又は当該設定値に応じて正常に機能しているかを試験することができる。

図４は、試験部３０における試験の一例を説明する図である。本例において、試験部３０は、入力される信号のセットアップタイム及びホールドタイムが、予め定められた仕様値を満たすか否かを試験する。

セットアップタイムとは、伝送されるデータの論理値が確定するタイミングが、当該データの論理値を検出するクロックのタイミングからどれだけ早いかを示す値であり、ホールドタイムとは、伝送されるデータの論理値が維持される時間が、当該データの論理値を検出するクロックのタイミングからどれだけの長さであるかを示す値である。

プリエンファシス回路２１０は、出力信号のエッジを強調する回路であるので、試験部３０は、当該信号が満たすべきセットアップタイム及びホールドタイムの規定値に応じたタイミングで、当該信号の論理値を検出することにより、プリエンファシス回路２１０が正常に機能しているか否かを判定することができる。

図５は、試験装置１００の動作の一例を示すフローチャートである。まず、フィルタ設定段階Ｓ３００において、フィルタ制御部４０は、予め与えられる強調成分情報に基づいて、フィルタ２０の信号通過特性を設定する。次に、第１測定段階Ｓ３０２において、試験部３０は、切替部１０を制御して、フィルタ２０を通過させた出力信号を計測する。また、第２測定段階Ｓ３０４において、試験部３０は、切替部１０を制御して、フィルタ２０を通過させない出力信号を計測する。

そして、信号比較段階Ｓ３０６において、フィルタ２０を通過した出力信号と、フィルタ２０を通過しない出力信号とを比較して、フィルタ２０における信号通過特性が予め定められた特性と略一致するか否かを評価する。例えば、フィルタ２０における信号の減衰量が、被試験デバイス２００の実装時における伝送線路における信号の減衰量と略一致するか否かを評価する。実装時における伝送線路における信号の減衰量は、上述したように、使用者により予め与えられてよく、また設定レジスタ２２０における設定値から求めてもよい。信号比較段階Ｓ３０６においては、試験部３０が、当該評価を行うフィルタ評価部として機能してよい。

信号比較段階Ｓ３０６において、フィルタ２０における信号通過特性が、所定の特性と一致しない場合、Ｓ３００からＳ３０６の処理を繰り返す。このとき、フィルタ設定段階Ｓ３００では、信号比較段階Ｓ３０６における評価結果に基づいて、フィルタ２０を設定してよい。

信号比較段階Ｓ３０６において、フィルタ２０における信号通過特性が、所定の特性と一致した場合、試験段階Ｓ３０８において試験部３０は、プリエンファシス回路２１０を含む被試験デバイス２００を試験する。この場合、試験部３０は、切替部１０を制御して、フィルタ２０を通過させた出力信号に基づいて試験する。当該試験においては、上述したように、セットアップタイム及びホールドタイムを試験してよい。

当該試験の精度は、フィルタ２０の特性が、実装時における伝送線路の特性と一致しているか否かに依存する。本例における試験によれば、フィルタ２０の特性を、実装時における伝送線路の特性と精度よく一致させることができる。このため、被試験デバイス２００のプリエンファシス機能を精度よく試験することができる。

図６は、フィルタ２０の構成の一例を示す図である。本例におけるフィルタ２０は、それぞれ異なる線路長の複数の伝送線路（２２−１〜２２−３、以下２２と総称する）を有する。伝送線路２２の単位長さあたりの信号減衰量は、被試験デバイス２００の実装時に用いられる伝送線路の単位長さあたりの信号減衰量と略同一であってよい。例えば、伝送線路２２は、実装時に用いられる伝送線路と略同一の材料で形成されてよい。また、伝送線路２２は、基板上に形成されるストリップライン、マイクロストリップライン、又はコプレーナ線路であってよい。

フィルタ制御部４０は、出力信号を、いずれの伝送線路２２に通過させるかを選択することにより、信号通過特性を制御する。例えば、フィルタ制御部４０には、強調成分情報として、実装時に用いられる伝送線路の長さが与えられ、当該長さに応じていずれかの伝送線路２２を選択してよい。いずれの伝送線路２２を選択するかは、切替部１０が行ってよい。また、切替部１０は、２以上の伝送線路２２を選択して、選択した複数の伝送線路２２に、出力信号を通過させてよい。このような制御により、出力信号が通過する伝送線路２２の長さを、設定すべき特性に応じて所望に選択することができる。

図７は、フィルタ２０の構成の他の例を示す図である。本例におけるフィルタ２０は、縦続接続された複数の回路ブロック２４を有する。それぞれの回路ブロック２４は、いわゆるＬＣＲ回路であって、誘導成分２６、容量成分３１、及び抵抗成分２８を有する。誘導成分２６及び抵抗成分２８は、前後の回路ブロック２４の間で直列に接続される。また、容量成分３１は、容量成分３１及び抵抗成分２８の接続点と、接地電位との間に設けられる。切替部１０は、出力信号が通過する回路ブロック２４の直列数を制御できることが好ましい。これにより、フィルタ制御部４０は、フィルタ２０における信号通過特性を制御する。

図８は、フィルタ２０の構成の他の例を示す図である。本例におけるフィルタ２０は、縦続接続された複数の回路ブロック３２を有する。それぞれの回路ブロック３２は、いわゆるＲＣ回路であって、可変抵抗成分３４及び可変容量成分３６を有する。可変抵抗成分３４は、前後の回路ブロック３２を接続する。また、可変容量成分３６は、可変抵抗成分３４の一端と、接地電位との間に設けられる。

切替部１０は、出力信号が通過する回路ブロック３２の直列数を制御できることが好ましい。これにより、フィルタ制御部４０は、フィルタ２０における信号通過特性を制御する。また、フィルタ制御部４０は、可変抵抗成分３４のインピーダンス、及び／又は可変容量成分３６の容量値を制御することにより、フィルタ２０における信号通過特性を制御してもよい。

図７及び図８において説明した回路ブロック２４又は回路ブロック３２が有するそれぞれの素子は、個別に製造されたディスクリート部品であってよい。また、回路ブロック２４における誘導成分２６は、半導体プロセスで形成されるパターンにおける誘導成分であってよい。また、回路ブロック２４における各素子の特性は、回路ブロック３２における各素子の特性と同様に、可変であってもよい。

図９は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図１又は図３に関連して説明した試験装置１００の構成に加え、パフォーマンスボード５０、フィクスチャボード６０、及びピンエレクトロニクスカード７０を更に備える。

パフォーマンスボード５０は、被試験デバイス２００を載置する。例えば、パフォーマンスボード５０は、いわゆるテストヘッドに設けられる。また、試験部３０は、テストヘッドから分離した本体部に設けられる。

ピンエレクトロニクスカード７０は、試験部３０に設けられ、被試験デバイス２００と信号の授受を行う。例えば、ピンエレクトロニクスカード７０は、被試験デバイス２００に信号を出力するドライバと、被試験デバイス２００から信号を受け取るコンパレータ７２とを有する。当該ドライバ及びコンパレータ７２は、被試験デバイス２００の各ピンに対応して設けられる。また、ピンエレクトロニクスカード７０は、試験装置１００と着脱可能に設けられてよい。

フィクスチャボード６０は、ピンエレクトロニクスカード７０を介して、試験部３０とパフォーマンスボード５０とを電気的に接続する。例えば、フィクスチャボード６０は、テストヘッドと本体部との間に設けられ、試験部３０とパフォーマンスボード５０とを電気的に接続するケーブルを有する。

本例において、図１又は図３に関連して説明した切替部１０、フィルタ２０、及びフィルタ制御部４０は、ピンエレクトロニクスカード７０に設けられる。例えば、切替部１０、フィルタ２０、及びフィルタ制御部４０は、コンパレータ７２とフィクスチャボード６０との間に、コンパレータ７２毎に設けられる。

図１０は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図９において説明した試験装置１００の構成に対して、切替部１０、フィルタ２０、及びフィルタ制御部４０が、フィクスチャボード６０に設けられる点で相違する。この場合、フィルタ２０は、フィクスチャボード６０に設けられるケーブルを、図６において説明した伝送線路２２として用いてよい。このような構成により、フィルタ２０を効率よく設けることができる。

図１１は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図９において説明した試験装置１００の構成に対し、切替部１０、フィルタ２０、及びフィルタ制御部４０が、パフォーマンスボード５０に設けられる点で相違する。このような構成によっても、プリエンファシス回路２１０を備える被試験デバイス２００を精度よく試験することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、試験装置１００によれば、プリエンファシス回路を備える被試験デバイスのプリエンファシス機能を精度よく試験することができる。

Claims (14)

1. 出力信号の所定の成分を強調して出力するプリエンファシス回路を備える被試験デバイスのプリエンファシス機能を試験する試験装置であって、
   前記被試験デバイスが出力する前記出力信号に対して、前記被試験デバイスの実装時における伝送線路において前記出力信号に生じる減衰と略同一の減衰を生じさせるフィルタと、
   前記フィルタが出力する信号を計測し、計測結果に基づいて前記被試験デバイスの前記プリエンファシス機能を試験する試験部と
   を備える試験装置。
2. 前記フィルタは、前記被試験デバイスが出力する前記出力信号から、前記プリエンファシス回路が生成すべき強調成分を除去することにより、前記減衰を生じさせる
   請求項１に記載の試験装置。
3. 前記プリエンファシス回路が生成すべき前記強調成分についての強調成分情報が予め与えられ、前記強調成分情報に基づいて、前記フィルタの信号通過特性を制御するフィルタ制御部を更に備える請求項２に記載の試験装置。
4. 前記被試験デバイスは、生成すべき前記強調成分を定める設定値を格納する設定レジスタを備え、
   前記プリエンファシス回路は、前記設定レジスタが格納した前記設定値に応じた前記強調成分を生成し、
   前記試験装置は、前記設定レジスタが格納した前記設定値を取得し、取得した前記設定値に基づいて、前記フィルタの信号通過特性を制御するフィルタ制御部を更に備える
   請求項２に記載の試験装置。
5. 前記試験部は、前記フィルタが出力する前記出力信号が、前記被試験デバイスに対して予め定められたセットアップタイム及びホールドタイムを満たすか否かに基づいて、前記被試験デバイスの前記プリエンファシス機能を試験する
   請求項２に記載の試験装置。
6. 前記フィルタは、それぞれ異なる線路長の複数の伝送線路を有し、
   前記フィルタ制御部は、前記出力信号を、いずれの前記伝送線路に通過させるかを選択することにより、前記信号通過特性を制御する
   請求項３又は４に記載の試験装置。
7. 前記試験装置は、
   前記被試験デバイスを載置するパフォーマンスボードと、
   前記試験部と前記パフォーマンスボードとを電気的に接続するケーブルを有するフィクスチャボードと
   を更に備え、
   前記フィルタは、前記フィクスチャボードに設けられる請求項６に記載の試験装置。
8. 前記フィルタは、前記フィクスチャボードに設けられた前記ケーブルを前記伝送線路として、前記出力信号を通過させる請求項７に記載の試験装置。
9. 前記試験装置は、
   前記被試験デバイスを載置するパフォーマンスボードと、
   前記試験部と前記パフォーマンスボードとを電気的に接続するケーブルを有するフィクスチャボードと
   を更に備え、
   前記フィルタは、前記試験部に設けられる
   請求項２に記載の試験装置。
10. 前記被試験デバイスが出力する前記出力信号を、前記フィルタに入力するか、又は前記試験部に入力するかを切り替える切替部を更に備える
    請求項２に記載の試験装置。
11. 前記フィルタを通過した前記出力信号と、前記フィルタを通過しない前記出力信号とを比較し、前記フィルタにおける信号通過特性が予め定められた特性と略一致するか否かを評価するフィルタ評価部を更に備える
    請求項１０に記載の試験装置。
12. 前記試験部は、前記フィルタ評価部において、前記特性が略一致した場合に、前記被試験デバイスの前記プリエンファシス機能を試験する
    請求項１１に記載の試験装置。
13. 出力信号の所定の成分を強調して出力するプリエンファシス回路を備える被試験デバイスのプリエンファシス機能を試験する試験装置において、前記被試験デバイスを載置するパフォーマンスボードと、前記被試験デバイスの良否を判定する試験部とを接続するフィクスチャボードであって、
    前記被試験デバイスが出力する前記出力信号に対して、前記被試験デバイスの実装時における伝送線路において前記出力信号に生じる減衰と略同一の減衰を生じさせるフィルタを備えるフィクスチャボード。
14. 出力信号の所定の成分を強調して出力するプリエンファシス回路を備える被試験デバイスのプリエンファシス機能を試験する試験装置において、前記被試験デバイスの各ピンと信号の授受を行うピンエレクトロニクスカードであって、
    前記被試験デバイスが出力する前記出力信号に対して、前記被試験デバイスの実装時における伝送線路において前記出力信号に生じる減衰と略同一の減衰を生じさせるフィルタを備えるピンエレクトロニクスカード。

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