KR20110136531A - 계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀 - Google Patents

계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀 Download PDF

Info

Publication number
KR20110136531A
KR20110136531A KR1020100056612A KR20100056612A KR20110136531A KR 20110136531 A KR20110136531 A KR 20110136531A KR 1020100056612 A KR1020100056612 A KR 1020100056612A KR 20100056612 A KR20100056612 A KR 20100056612A KR 20110136531 A KR20110136531 A KR 20110136531A
Authority
KR
South Korea
Prior art keywords
input
output
wrapper
cell
flip
Prior art date
Application number
KR1020100056612A
Other languages
English (en)
Inventor
김규철
Original Assignee
단국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 단국대학교 산학협력단 filed Critical 단국대학교 산학협력단
Priority to KR1020100056612A priority Critical patent/KR20110136531A/ko
Publication of KR20110136531A publication Critical patent/KR20110136531A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

개시된 기술은 계층적 코어들을 가지는 SoC 회로를 병렬 테스트하기 위한 테스트 아키텍처용 랩퍼셀로, 랩퍼셀은 2개의 멀티플렉서들과, 2개의 플립플롭들을 포함하며, 제 1 데이터 신호를 수신하는 제 1 입력, 제 1 데이터 신호를 출력하는 제 1 출력, 테스트 패턴을 수신하는 제 2 입력과 제 3 입력, 테스트 패턴을 출력하는 제 2 출력과 제 3 출력을 가진다.

Description

계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀{LOW AREA WRAPPER CELL FOR PARALLEL TESTING OF HIERARCHICAL SOC}
개시된 기술은 계층적 SoC의 병렬 테스팅을 위한 저면적 랩퍼셀에 관한 것이다.
설계 시간의 최소화를 위하여, 재사용 가능한 코어들을 크고 복잡한 시스템 칩들(SOCs)의 설계에 많이 사용하고 있다. 이러한 코어들은 미리 설계되고 미리 검증된 설계 모듈들로서, 서로 다른 회사들로부터 공급될 수도 있다. 코어들은, 예를들어 내장형 메모리, 아날로그 블록, CPU, DSP 또는 사용자 정의 로직 블록일 수 있다.
통상의 코어 기반 테스트 인프라구조는 (1) SoC 핀들로부터 테스트 대상인 코어에 액세스하게 하는 테스트 액세스 메커니즘(TAM; Test Access Mechanism)과 (2) 테스트 대상인 코어를 주변 회로로부터 격리시키기 위한 테스트 랩퍼(wrapper)로 이루어진다. 종래 기술은 제한된 수의 테스트 핀들로 계층적 구조를 지니는 SoC에 대한 테스트 아키텍처 및 랩퍼셀을 제시하지 못하고 있었으나, US Patent7380181, May 2008에서는 계층적 코어의 병렬 테스트의 수행이 가능한 아키텍처와 랩퍼셀을 제시하였다. 그러나, 제시된 랩퍼셀은 입력셀 및 출력셀이 SoC상에서 면적을 필요 이상으로 점유하는 문제점을 가지고 있다.
개시된 기술이 해결하고자 하는 기술적 과제는 계층적 SoC의 병렬 테스팅을 위한 저면적 랩퍼셀을 제공하는 데 있다.
상기의 기술적 과제를 이루기 위해 개시된 기술의 제 1 측면은 계층적 코어들을 갖는 회로를 테스트하기 위한 테스트 아키텍처용 랩퍼 셀에 있어서, 랩퍼 셀은 2개의 멀티플렉서들과, 2개의 플립플롭들을 포함하며, 제 1 데이터 신호를 수신하는 제 1 입력과 제 1 데이터 신호를 출력하는 제2 출력, 테스트 패턴을 수신하는 제 2 입력과 제 3 입력, 그리고 테스트 패턴을 출력하는 제 2 출력과 제 3 출력을 갖는다
개시된 기술의 실시예들은 다음의 장점들을 포함하는 효과를 가질 수 있다. 다만, 개시된 기술의 실시예들이 이를 전부 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
개시된 기술의 일 실시예에 따르면, 저면적 랩퍼셀은 종래의 랩퍼셀에 비해 적은 수의 멀티플렉서와 플립플롭을 이용하여 계층적 SoC의 병렬 테스트 수행이 가능하다. 랩퍼셀 자체의 면적 축소 외에도, 줄어든 멀티플렉서 제어신호의 감소로 랩퍼 제어기가 단순해지고 이에 따라 라우팅 면적도 감소한다. 따라서 전체적인 SoC의 면적 감소가 가능하며 SoC 생산 수율 향상의 효과가 있다. 또한, 한가지 타입의 랩퍼셀을 입력셀과 출력셀로 사용이 가능하여 셀 라이브러리에 한가지 타입의 랩퍼셀을 저장하여 사용할 수 있다.
도 1은 계층적 SoC의 테스트 아키텍처의 일 예를 나타내는 도면이다.
도 2는 종래의 랩퍼셀을 나타내는 회로도이다(IEEE Std. 1500).
도 3은 종래의 다른 랩퍼셀을 나타내는 회로도이다(US Patent 7380181).
도 4는 본 발명의 일 실시예에 따른 랩퍼셀을 나타내는 회로도이다.
도 5는 도 4의 입력 랩퍼셀의 동작을 설명하기 위한 도면이다.
도 6은 도 4의 출력 랩퍼셀의 동작을 설명하기 위한 도면이다.
도 7은 도 4의 랩퍼셀 동작에 필요한 멀티플렉서 제어신호를 설명하는 도면이다.
도 8은 도 4의 입력 랩퍼셀과 출력 랩퍼셀이 서로 동일함을 설명하는 도면이다.
도 9는 도 3의 랩퍼셀의 검사도(testability)를 보완하기 위하여 수정된 회로도이다.
도 10은 도 4의 랩퍼셀의 검사도(testability)를 보완하기 위하여 수정된 회로도이다.
도 11은 도 4의 랩퍼셀을 사용한 경우에 SoC의 면적이 감소되는 것을 나타내는 도면이다.
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 계층적 SoC의 테스트 아키텍처의 일 예를 나타내는 도면이다.
도 1을 참조하면, SoC(100)는 코어 A(110), 코어 B(120), 코어 C(130) 및 코어 D(140)의 4개의 코어들을 포함한다. 여기에서, 코어 A(110)와 코어 B(120)는 계층적 코어로서, 코어 A(110)는 코어 B(120)의 부모 코어이고, 코어 B(120)는 코어 A(110)의 자식 코어이다. 테스트 아키텍처는 각각 w1과 w2의 폭을 가지는 2개의 TAM들을 포함한다. w1의 폭을 가지는 TAM은 코어 A(110) 및 코어 C(130)와 연결되고, w2의 폭을 가지는 TAM은 코어 B(120) 및 코어 D(140)와 연결된다.
도 2는 종래의 랩퍼셀을 나타내는 회로도이다. (IEEE Std. 1500)
도 2를 참조하면, 랩퍼셀(200)은 제 1 및 제 2 멀티플렉서(210, 220)와 플립플롭(230)을 포함한다. 랩퍼셀(200)이 자식 코어 랩퍼로 사용되는 경우, 랩퍼셀(200)은 동시에 인테스트 모드(InTest mode)이면서 엑스테스트 모드(ExTest mode)일 수 없다. 따라서 계층적 코어에서 부모 코어와 자식 코어를 병렬적으로 테스트할 수 없다.
도 3은 종래의 다른 랩퍼셀을 나타내는 회로도이다.(US Patent 7380181)
도 3의 (a)를 참조하면, 입력 랩퍼셀(310)은 3개의 멀티플렉서(312, 314, 316)와 두 개의 플립플롭(318, 320)을 포함한다. 입력 랩퍼셀(310)은 CFI, CTI 및 PTI 입력과 CFO, CTO 및 PTO 출력을 가지고 있다. CFI는 자식 코어의 데이터 입력, CFO는 자식 코어의 데이터 출력을 나타내고, CTI는 자식 코어의 테스트 입력, CTO는 자식 코어의 테스트 출력을 나타내며, PTI는 부모 코어의 테스트 입력, PTO는 부모 코어의 테스트 출력을 나타낸다.
도 3의 (b)를 참조하면, 출력 랩퍼셀(350)은 3개의 멀티플렉서(352, 354, 356)와 두 개의 플립플롭(358, 360)을 포함한다. 출력 랩퍼셀(350)은 CFI, CTI 및 PTI 입력과 CFO, CTO 및 PTO 출력을 가지고 있다.
도 4는 본 발명의 일 실시예에 따른 랩퍼셀을 나타내는 회로도이다.
도 4의 (a)를 참조하면, 입력 랩퍼셀(410)은 제 1 및 제 2 멀티플렉서(412, 414), 제 1 및 제 2 플립플롭(416, 418)을 포함한다. 각 플립플롭에 공통으로 연결되는 클락신호선과 각 멀티플렉서에 공급되는 여러 제어신호선은 자명하므로 생략되어 있다.
제 1 멀티플렉서(412)는 CFI(Child Core Functional Input)와 제 1 플립플롭(416)의 출력 중 어느 하나를 선택하여 CFO(Child Core Functional Output)로 출력한다. 제 1 플립플롭(416)은 CTI(Child Core Test Input)를 입력받아 CTO(Child Core Test Output)와 제 1 멀티플렉서(412)로 출력한다. 제 2 멀티플렉서(414)는 CFI와 PTI(Parent Core Test Input) 중 어느 하나를 선택하여 출력한다. 제 2 플립플롭(418)은 제 2 멀티플렉서(414)의 출력을 PTO(Parent Core Test Output)로 출력한다.
도 4의 (b)를 참조하면, 출력 랩퍼셀(480)은 제 3 및 제 4 멀티플렉서(452, 454), 제 3 및 제 4 플립플롭(456, 458)을 포함한다.
제 3 멀티플렉서(452)는 CFI와 제 4 플립플롭(458)의 출력 중 어느 하나를 선택하여 CFO로 출력한다. 제 3 플립플롭(456)은 제 4 멀티플렉서(454)의 출력을 입력 받아 CTO로 출력한다. 제 4 멀티플렉서(454)는 CFI 및 CTI 중 어느 하나를 선택하여 제 3 플립플롭(456)으로 출력한다. 제 4 플립플롭(458)은 PTI를 입력 받아 PTO로 출력한다.
도 5는 도 4의 입력 랩퍼셀의 동작을 설명하기 위한 도면이다. 도 4 및 도 5를 참조하면, 입력 랩퍼셀(410)은 인테스트 모드(InTest mode) 및 엑스테스트 모드(ExTest mode)에서 동작한다. 도 5의 점선은 테스트 신호의 흐름을 나타낸다.
도 5의 (a) 및 (b)는 인테스트 모드에서 입력 랩퍼셀(410)의 동작을 나타낸다. 도 5의 (a)를 참조하면, 입력 랩퍼셀(410)은 CTI를 통하여 테스트 패턴(test pattern)을 수신하고, 테스트 패턴을 제 1 플립플롭(416)을 거쳐 CTO로 출력하는 쉬프트인(shift-in) 동작을 수행한다. 도 5의 (b)를 참조하면, 입력 랩퍼셀(410)은 제 1 플립플롭(416)에 저장된 테스트 패턴을 CFO를 통하여 자식 코어로 출력하는 드라이브(drive) 동작을 수행한다.
도 5의 (c) 및 (d)는 엑스테스트 모드에서 입력 랩퍼셀(410)의 동작을 나타낸다. 도 5의 (c)를 참조하면, 입력 랩퍼셀(410)은 CFI를 통하여 부모 코어로부터 테스트 응답(test response)을 수신하고, 테스트 응답을 제 2 플립플롭(418)에 저장하는 캡쳐(capture) 동작을 수행한다. 도 5의 (d)를 참조하면, 입력 랩퍼셀(410)은 제 2 플립플롭(418)에 저장된 테스트 응답을 PTO로 출력하는 쉬프트아웃(shift-out) 동작을 수행한다.
도 5의 입력 랩퍼셀의 인테스트 모드 및 엑스테스트 모드는 서로 충돌하지 않으므로 병렬적으로 동작할 수 있다. 따라서 부모 코어와 자식 코어를 병렬적으로 테스트할 수 있다.
도 6은 도 4의 출력 랩퍼셀의 동작을 설명하기 위한 도면이다. 도 6을 참조하면, 출력 랩퍼셀(450)은 인테스트 모드(InTest mode) 및 엑스테스트 모드(ExTest mode)에서 동작한다. 도 6의 점선은 테스트 신호의 흐름을 나타낸다.
도 6의 (a) 및 (b)는 인테스트 모드에서 출력 랩퍼셀(450)의 동작을 나타낸다. 도 6의 (a)를 참조하면, 출력 랩퍼셀(450)은 CFI를 통하여 자식 코어로부터 테스트 응답을 수신하여 제 3 플립플롭(456)에 저장하는 캡쳐 동작을 수행한다. 도 6의 (b)를 참조하면, 출력 랩퍼셀(450)은 제 3 플립플롭(456)에 저장된 테스트 응답을 CTO로 출력하는 쉬프트아웃(shift-out) 동작을 수행한다.
도 6의 (c) 및 (d)는 엑스테스트 코드에서 출력 랩퍼셀(450)의 동작을 나타낸다. 도 6의 (c)를 참조하면, 출력 랩퍼셀(450)은 PTI를 통하여 테스트 패턴을 수신하고, 테스트 패턴을 제 4 플립플롭(458)을 거쳐 PTO로 출력하는 쉬프트인(shift-in) 동작을 수행한다. 도 6의 (d)를 참조하면, 출력 랩퍼셀(450)은 제 4 플립플롭(458)에 저장된 테스트 패턴을 CFO를 통하여 부모 코어로 출력하는 드라이브 동작을 수행한다.
도 6의 출력 랩퍼셀의 인테스트 모드와 엑스테스트 모드는 서로 충돌하지 않으므로 병렬적으로 동작할 수 있다. 따라서 부모 코어와 자식 코어를 병렬적으로 테스트할 수 있다.
도 7은 도 4의 랩퍼셀의 모드에 따른 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 입력 랩퍼셀과 출력 랩퍼셀의 인테스트 모드와 엑스테스트 모드에서의 각 동작에 필요한 멀티플렉서 제어신호를 나타내고 있다. 인테스트 모드와 엑스테스트 모드에서 필요한 멀티플렉서 제어신호가 서로 상충되지 않으므로 두 모드는 동시에 수행될 수 있다. 따라서 도 4의 입력 랩퍼셀들과 출력 랩퍼셀들은, 인테스트 모드들과 엑스테스트 모드들에서 병렬로 동작할 수 있으며, 이를 이용하여 부모 코어와 자식 코어를 병렬적으로 테스트할 수 있다.
도 8은 도 4의 입력 랩퍼셀과 출력 랩퍼셀이 서로 동일함을 설명하는 도면이다. 도 8을 참조하면, 도 4의 (a)의 제 1 플립플롭(416)을 드라이브 플립플롭(810)으로, 제 2 플립플롭(418)을 캡쳐 플립플롭(820)으로 대응시키고, 도 4의 (b)의 제 3 플립플롭(456)을 캡쳐 플립플롭(830)으로, 제 4 플립플롭(458)을 드라이브 플립플롭(840)으로 대응시키면, 도 4의 (a)의 입력 랩퍼셀(410)과 도 4의 (b)의 출력 랩퍼셀(450)은 서로 동일한 회로임을 알 수 있다. 따라서 본 발명의 일 실시예에 따라 SoC 설계시 한가지 타입으로 정의된 랩퍼셀을 입력 랩퍼셀과 출력 랩퍼셀로 동시에 적용할 수 있다.
도 9는 도 3의 (b)의 출력 랩퍼셀의 CFO 노드와 제 1 멀티플렉서의 위쪽 입력선을 테스트하기 위하여 수정한 회로를 나타내는 도면이다. 도 3의 (b)를 참조하면 CFO 노드와 제 1 멀티플렉서의 위쪽 입력선의 테스트가 불가능하다. 도 9를 참조하면 멀티플렉서(910)의 출력과 CFI에 연결된 위쪽 입력을 테스트하기 위해서는 추가적인 멀티플렉서(920)가 필요하다. 그러므로 모두 4개의 멀티플렉서가 필요하다.
도 10은 도 4의 랩퍼셀의 검사도(testability)를 향상 시키기 위하여 수정한 회로를 나타내는 도면이다. 도 4의 랩퍼셀은 (a)와 (b) 회로 모두 CFO 노드와 멀티플렉서(412, 452)의 CFI와 연결되는 위쪽 입력선을 테스트 할 수 없다. 도 10의 (a)를 참조하면 입력 랩퍼셀(1010)의 CFO 출력을 제 2 멀티플렉서(1014)에 인가할 수 있고, 도 10의 (b)를 참조하면 출력 랩퍼셀(1050)의 CFO 출력을 제 4 멀티플렉서(1054)에 인가할 수 있다. 따라서 입력 랩퍼셀과 출력 랩퍼셀 모두 CFO노드와 멀티플렉서(1012, 1052)의 CFI와 연결된 위쪽 입력선을 테스트 할 수 있다. 도 10의 랩퍼셀들은 추가적인 멀티플렉서 없이, 2개의 멀티플렉서만을 사용하여 랩퍼셀 전체에 대한 테스트를 수행할 수 있다.
도 11은 도 4의 랩퍼셀을 사용한 경우에 계층적 SoC의 면적이 감소되는 것을 나타내는 도면이다. 도 11에서 SoC는 실험 대상 계층적 SoC 회로의 이름을, W는 TAM 폭을, MWC는 수정된 랩퍼셀의 개수를, Goel's는 기존의 랩퍼셀을 사용한 경우의 NAND 게이트 수를, Ours는 도 4 또는 도 10의 랩퍼셀을 사용한 경우의 NAND 게이트 수를 그리고 GAIN은 Goel's와 Ours를 비교했을 때의 게이트 수의 감소 비율을 백분율로 나타낸다. 랩퍼셀을 구성하는 플립플롭과 멀티플렉서를 낸드(NAND)게이트로 환산하면, 플립플롭은 7개의 낸드게이트의 면적에 해당하고, 멀티플렉서는 3개의 낸드게이트의 면적에 해당한다. 따라서 도 4의 입력 랩퍼셀과 출력 랩퍼셀은 각각 20개의 낸드게이트에 해당하는 면적을 가진다. 반면에, 도 3과 도 9의 입력 랩퍼셀과 출력 랩퍼셀은 23 내지 26개의 낸드게이트에 해당하는 면적을 가진다. 따라서 도 4 또는 도 10의 랩퍼셀을 통하여 최대 23 퍼센트에 해당하는 셀 면적 감소를 얻을 수 있다. 도 11을 참조하면, 본 실시예에 따른 입력 랩퍼셀 및 출력 랩퍼셀을 실제 SoC설계에 적용하면, 종래 기술에 비하여 면적 감소의 효과를 얻을 수 있다.

Claims (11)

  1. 계층적 코어들을 가지는 회로를 테스트하기 위한 테스트 아키텍처용 랩퍼셀에 있어서,
    2개의 멀티플렉서들과, 2개의 메모리 소자들을 포함하며,
    제 1 데이터 신호를 수신하는 제 1 입력, 상기 제 1 데이터 신호를 출력하는 제 1 출력, 테스트 패턴을 수신하는 제 2 입력과 제 3 입력, 상기 테스트 패턴을 출력하는 제 2 출력과 제 3출력을 가지는 랩퍼셀.
  2. 제 1 항에 있어서, 상기 랩퍼셀은
    상기 제 1 입력 및 제 1 플립플롭과 연결되는 입력을 가지고 상기 제 1 출력과 연결되는 출력을 가지는 제 1 멀티플렉서; 및
    상기 제 1 입력 및 상기 제 3 입력과 연결되는 입력을 가지고 제 2 플립플롭과 연결되는 출력을 가지는 제 2 멀티플렉서를 포함하고,
    상기 제 1 플립플롭은 상기 제 2 입력과 연결되는 입력을 가지고 상기 제 2 출력 및 제 1 멀티플렉서의 아래쪽 입력과 연결되는 출력을 가지며,
    상기 제 2 플립플롭은 상기 제 2 멀티플렉서의 출력과 연결되는 입력을 가지고 상기 제 3 출력과 연결되는 출력을 가지는 입력 랩퍼셀인 랩퍼셀.
  3. 제 2 항에 있어서, 상기 랩퍼 입력셀은
    제 1 동작 모드에서, 상기 제 2 입력을 통하여 상기 테스트 패턴을 수신하고, 상기 테스트 패턴을 상기 제 1 플립플롭을 거쳐 상기 제 2 출력으로 출력하는 랩퍼셀.
  4. 제 2 항에 있어서, 상기 랩퍼 입력셀은
    제 2 동작 모드에서, 상기 제 1 플립플롭에 저장된 데이터를 상기 제 1 출력으로 출력하는 랩퍼셀.
  5. 제 2 항에 있어서, 상기 랩퍼 입력셀은
    제 3 동작 모드에서, 상기 제 1 입력을 통하여 상기 제 1 데이터 신호를 수신하고, 상기 제 1 데이터 신호를 상기 제 2 플립플롭에 저장하는 랩퍼셀.
  6. 제 2 항에 있어서, 상기 랩퍼 입력셀은
    제 4 동작 모드에서, 상기 제 3 입력을 통하여 상기 테스트 입력 신호를 수신하고, 상기 테스트 입력 신호를 상기 제 2 플립플롭을 거쳐 상기 제 3 출력으로 출력하는 랩퍼셀.
  7. 제 1 항에 있어서, 상기 랩퍼셀은
    상기 제 1 입력 및 제 2 플립플롭의 출력과 연결되는 입력을 가지고 상기 제 1 출력과 연결되는 출력을 가지는 제 1 멀티플렉서; 및
    상기 제 1 입력 및 상기 제 2 입력과 연결되는 입력을 가지고 제 1 플립플롭의 입력과 연결되는 출력을 가지는 제 2 멀티플렉서를 포함하고,
    상기 제 1 플립플롭은 상기 제 2 멀티플렉서의 출력과 연결되는 입력을 가지고 상기 제 2 출력과 연결되는 출력을 가지며,
    상기 제 2 플립플롭은 상기 제 3 입력과 연결되는 입력을 가지고 상기 제 3 출력과 연결되는 출력을 가지는 출력 랩퍼셀인 랩퍼셀.
  8. 제 7 항에 있어서, 상기 랩퍼 출력셀은
    제 1 동작 모드에서, 상기 제 1 입력을 통하여 상기 제 1 데이터 신호를 수신하고, 상기 제 1 데이터 신호를 상기 제 1 플립플롭에 저장하는 랩퍼셀.
  9. 제 7 항에 있어서, 상기 랩퍼 출력셀은
    제 2 동작 모드에서, 상기 제 2 입력을 통하여 상기 테스트 패턴을 수신하고, 상기 테스트 패턴을 상기 제 1 플립플롭을 거쳐 상기 제 2 출력으로 출력하는 랩퍼셀.
  10. 제 7 항에 있어서, 상기 랩퍼 출력셀은
    제 3 동작 모드에서, 상기 제 3 입력을 통하여 상기 테스트 입력 신호를 수신하고, 상기 테스트 입력 신호를 상기 제 2 플립플롭을 거쳐 상기 제 3 출력으로 출력하는 랩퍼셀.
  11. 제 7 항에 있어서, 상기 랩퍼 출력셀은
    제 4 동작 모드에서, 상기 제 2 플립플롭에 저장된 상기 테스트 입력 신호를 상기 제 1 출력으로 출력하는 랩퍼셀.
KR1020100056612A 2010-06-15 2010-06-15 계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀 KR20110136531A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100056612A KR20110136531A (ko) 2010-06-15 2010-06-15 계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100056612A KR20110136531A (ko) 2010-06-15 2010-06-15 계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀

Publications (1)

Publication Number Publication Date
KR20110136531A true KR20110136531A (ko) 2011-12-21

Family

ID=45503168

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100056612A KR20110136531A (ko) 2010-06-15 2010-06-15 계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀

Country Status (1)

Country Link
KR (1) KR20110136531A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10969432B2 (en) 2019-01-10 2021-04-06 Samsung Electronics Co., Ltd. System-on-chip for at-speed test of logic circuit and operating method thereof
US11959965B2 (en) 2021-11-12 2024-04-16 Samsung Electronics Co., Ltd. Test circuit using clock gating scheme to hold capture procedure and bypass mode, and integrated circuit including the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10969432B2 (en) 2019-01-10 2021-04-06 Samsung Electronics Co., Ltd. System-on-chip for at-speed test of logic circuit and operating method thereof
US11442107B2 (en) 2019-01-10 2022-09-13 Samsung Electronics Co., Ltd. System-on-chip for AT-SPEED test of logic circuit and operating method thereof
US11959965B2 (en) 2021-11-12 2024-04-16 Samsung Electronics Co., Ltd. Test circuit using clock gating scheme to hold capture procedure and bypass mode, and integrated circuit including the same

Similar Documents

Publication Publication Date Title
JP4422427B2 (ja) 単一チップシステム及びこのシステムのテスト／デバッグ方法
US7624321B2 (en) IEEE 1149.1 and P1500 test interfaces combined circuits and processes
US8055965B2 (en) Semiconductor integrated circuit and method of testing the same
US7475309B2 (en) Parallel test mode for multi-core processors
US20050005217A1 (en) Test standard interfaces and architectures
US8479068B2 (en) Decoded register outputs enabling test clock to selected asynchronous domains
JP2009515160A (ja) 集積回路検査方法及び装置
US11549983B2 (en) 3D tap and scan port architectures
US8850280B2 (en) Scan enable timing control for testing of scan cells
US8700962B2 (en) Scan test circuitry configured to prevent capture of potentially non-deterministic values
US20110175638A1 (en) Semiconductor integrated circuit and core test circuit
US20130086441A1 (en) Dynamically self-reconfigurable daisy-chain of tap controllers
US8832510B2 (en) Circuit to reduce peak power during transition fault testing of integrated circuit
KR20110136531A (ko) 계층적 ＳｏＣ의 병렬 테스팅을 위한 저면적 랩퍼셀
US8775882B2 (en) Testing circuits
US20060064608A1 (en) IEEE 1149.1 and P1500 test interfaces combined circuits and processes
US20030226079A1 (en) Scan-path flip-flop circuit for integrated circuit memory
US20080059853A1 (en) Semiconductor Integrated Circuit
JP2021124371A (ja) 半導体集積回路
JP3265270B2 (ja) バウンダリ・スキャン・テスト機能を用いたａｃ測定回路
US11879942B1 (en) Core and interface scan testing architecture and methodology
JP4416469B2 (ja) 半導体集積回路およびその設計方法
JP2004004047A (ja) 集積回路のための入力／出力特徴付けチェーン
JP2009175154A (ja) 半導体集積回路およびその設計方法
JP2006047013A (ja) 半導体集積回路、スキャン回路設計方法、テストパターン生成方法、および、スキャンテスト方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination