KR0185616B1 - 씨.피.유 인터페이스 연산회로의 출력레지스터 자동 클리어 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야 : 본 발명은 중앙처리장치와 연산회로간의 인터페이스방식에 관한 것으로, 특히 연산회로의 출력레지스터를 자동 클리어시킬 수 있는 자동 클리어회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 : CPU와 비동기 인터페이스방식을 사용하는 연산회로의 출력레지스터를 자동 클리어시킬 수 있는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로를 제공함에 있다.

3. 발명의 해결방법의 요지 : CPU인터페이스 연산회로의 출력레지스터 자동 클리어회로에 있어서, 상기 CPU의 어드레스정보를 디코드하여 발생된 레지스터의 액세스 인에이블신호와 핸드쉐이크용 신호로 사용되는 데이타전송 어크날리지신호를 입력하여 초기신호를 발생시키는 제1플립플롭과, 상기 데이타전송 어크날리지신호 및 상기 제1플립플롭의 출력단자로부터 입력되는 초기신호를 게이팅하여 발생된 신호를 클럭신호로서 공급하는 제1게이팅수단과, 입력단을 통해 입력되는 동작전원을 상기 제1게이팅수단으로부터 입력되는 클럭신호에 동기시켜 출력하는 제2플립플롭과, 상기 제1게이팅수단으로부터 출력되는 신호를 입력시켜 상기 연신회로내의 클럭으로 리타이밍하여 클리어신호를 발생시키는 클리어신호 발생수단으로 구성됨을 특징으로 한다.

4. 발명의 중요한 용도 : 교환기, 컨트롤러에 사용할 수 있다.

Description

씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로.

제1도는 중앙처리장치와 연산회로간의 비동기 인터페이스방식을 설명하기 위한 동작 타이밍도.

제2도는 본 발명에 따른 블럭구성도.

제3도는 제2도 중 자동 클리어회로(20)의 상세회로도.

제4도는 본 발명에 따른 자동 클리어회로(20)의 동작 타이밍도.

본 발명은 중앙처리장치와 연산회로간의 인터페이스방식에 관한 것으로, 특히 연산회로의 출력레지스트를 자동 클리어시킬 수 있는 자동 클리어회로에 관한 것이다.

일반적으로 중앙처리장치(Central Processing Unit : 이하 CPU라 함)의 데이타 처리부담을 줄이기 위해서나, CPU가 수행할 수 없는 기능을 필요로 할 때 별도의 연산회로를 사용하게 된다. 이때 CPU는 별도의 연산회로와의 인터페이스를 통해 연산결과를 넘겨 받는다. 일반적으로 상술한 인터페이스방식으로서 비동기(Asynchronous)방식이 많이 사용된다.

연산회로의 처리결과를 CPU에서 리드(read)하는 방법은 일정한 시간 간격을 두고 계속 리드하는 방식과 CPU의 인터럽트(interrrupt)를 사용하는 방식이 있다. 전자의 경우 반복해서 같은 결과를 리드하지 않기 위해 CPU의 리드가 끝난 후에 연산회로의 출력레지스터를 클리어(clear)할 필요가 있다. 이때 종래에는 CPU가 데이타를 리드한 후 연산회로의 출력 레지스터의 클리어된 값을 다시 라이트(write)하는 방식을 사용했었다. 이와 같은 방식은 CPU의 추가 라이트 싸이클(cycle)이 요구되며 연산회로의 출력레지스터의 컨트롤(control)회로가 복잡해지는 단점이 있다. 즉 레지스터 라이트(write)의 주체가 연산회로 자체와 CPU로 이원화되어 어드레스 디코딩(Address Decoding), 레지스터 라이트 클럭 제너레이터(Register Write Clock Generator) 등의 회로가 두배로 증가하게 된다. 또한 연산회로와 CPU가 동시에 라이트하지 못하도록 하는 컨트롤하는 회로 등 다수의 회로가 추가 되어져야 하는 문제점이 있었다.

따라서 본 발명의 목적은 CPU와 비동기 인터페이스방식을 사용하는 연산회로의 출력레지스터를 자동 클리어시킬 수 있는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로에 있어서, 상기 씨. 피. 유의 어드레스를 디코드하여 발생된 레지스터의 액세스 인에이블신호와 핸드쉐이크용 신호로 사용되는 데이타전송 어크날리지 신호를 입력하여 초기신호를 발생시키는 제1플립플롭과, 상기 데이타전송 어크날리지신호 및 상기 제1플립플롭의 출력단자로부터 입력되는 초기신호를 게이팅하여 발생된 신호를 클럭신호로서 공급하는 제1게이팅수단과, 입력단을 통해 입력되는 동작전원을 상기 제1게이팅수단으로부터 입력되는 클럭신호에 동기시켜 출력하는 제2플립플롭과, 상기 제1게이팅수단으로부터 출력되는 신호를 입력하여 상기 연산회로내의 클럭으로 리타이밍(retiming)하여 클리어신호를 발생시키는 클리어신호 발생수단으로 구성되는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 동작예를 상세히 설명한다.

제1도는 CPU와 연산회로간의 비동기 인터페이스방식을 설명하기 위한 동작 타이밍도를 나타낸 것이다. 제1도에서 ADD신호는 CPU의 어드레스정보를 나타내며, CEN신호는 상기 ADD를 디코드하여 발생된 레지스터의 액세스 인에이블신호를 나타내고, CPU신호는 CPU 리드/라이트 인에이블신호를 나타낸다. 또한신호는 데이타 스트로브(strobe)신호를,신호는 데이타 트랜스퍼 어크날리지(Data Transfer Acknowledge)신호를 각각 나타낸다. 상기 신호중 CPU신호가 하이 레벨일 때 해당 레지스터의 출력 데이타가 출력 버스(bus)에 실리게 되고 상기 CPU신호가 안정된 후에신호가 로우레벨로 반전된다. 이때 CPU는 데이타 버스의 값을 래치(latch)하여 리드하고신호를 하이레벨로 반전하여 리드 싸이클을 종료한다. 또한 연산회로에서는신호가 하이레벨로 반전되면신호를 하이레벨로 반전시켜 싸이클을 종료한다. 상술한 싸이클에서신호가 반전되는 시점 이후에 일정 주기를 갖는 글리어신호를 발생하여 출력 레지스터의 클리어신호로 사용한다.

제2도는 본 발명에 따른 블럭구성도를 나타낸 것으로, CPU의 어드레스정보 ADD를 디코드하여 레지스터의 액세스 인에이블신호인 CEN신호를 발생하여 출력하는 디코더(10)와, 상기 CEN신호와 연산회로간의 비동기 인터페이스방식에서 핸드쉐이크(handshake)용 신호로 사용되는신호 및 연산회로내에 클럭신호 각각을 입력하여 클리어신호 CLEAR를 발생시키는 자동 클리어회로(20)와, 소정의 연산동작을 수행하며 상기 자동클리어회로(20)로부터 발생된 CLEAR신호에 의해 클리어되는 연산회로의 출력레지스터(30)로 구성된다.

제3도는 제2도 중 자동 클리어회로(20)의 상세회로도를 나타낸 것이다. 제3도에서 D플립플롭 32는 CPU의 어드레스정보를 디코드하여 만들어진 CEN신호를신호와 라이징 에지(rising edge)시에 동기시켜 발생된 Q1신호를 Q단자를 통해 앤드게이트 34로 출력한다. 앤드게이크 34는 상기신호와 D플립플롭 32의 출력신호를 게이팅함으로서 발생된 안정된 클럭신호 NET0를 D플립플롭 36으로 출력한다. D플립플롭 36은 입력단 D를 통해 동작전원 Vcc를 입력받으며 이를 상기 앤드게이트 34로부터 입력되는 NET0신호에 동기시킨 NET1신호를 D플립플롭 38의 입력단으로 출력한다. 한편 클리어신호 발생수단인 D플립플롭 (38,40,42)과 앤드게이트(44)는 상기 D플립플롭 36으로부터 출력되는 NET1신호를 상기 연산회로내의 클럭신호 CLK로 리타이밍(retiming)하여 클리어신호를 발생시킨다. 상기 클리어신호 발생수단의 구성은 다음과 같다. 먼저 D플립플롭 38은 입력단 D를 통해 입력되는 NET1신호를 연산회로내의 클럭신호 CLK에 동기시킴으로서 발생되는 NET2신호를 D플립플롭 40의 입력단 D로 출력한다. D플립플롭 40은 상기 D 플림플롭 38로부터 입력된느 NET2 신호를 상기 연산회로내의 클럭신호 CLK에 동기시킴으로서 발생되는 NET3신호를 D플립플롭 42의 D로 출력한다. 또한 상기 D플립플롭 40은 반전출력단자를 통해 연산회로의 출력레지스터(30)를 클리어시키기 위한 클리어신호 CLEAR를 출력한다. 상기 D플립플롭 42는 상기 D플립플롭 40으로부터 입력되는 NET3신호를 연산회로내의 클럭신호 CLK에 동기시킴으로서 발생되는 신호를 반전출력단를 통해 출력한다. 앤드게이트 44는 리셋(RESET)신호와 상기 D플립플롭 42의 반전출력단로부터 출력되는 신호를 게이팅함으로서 NET4신호를 발생시킨다. 상기 NET4신호는 상기 D플립플롭(36,38,40)들을 리셋시키기 위한 리셋신호로 사용된다. 한편 앤드게이트 44로 입력되는 리셋신호는 D플립플롭 42를 리셋시키고 내부 클럭신호 CLK는 상기 D플립플롭(36,38,40,42) 각각의 클럭단자 CLK를 통해 입력된다.

제4도는 본 발명에 따른 자동 클리어회로(20)의 동작타이밍도를 나타낸 것으로 이하 상술한 구성을 갖는 제2도 및 제3, 4도를 참조하여 CPU 인터페이스 연산회로의 출력레지스터(30)를 클리어시키기 위한 클리어신호 CLEAR발생과정을 설명하기로 한다.

우선 본 발명에 따른 자동 클리어회로(20)는 디코더(10)를 통해 어드레스 정보 ADD를 디코드하여 발생된 CEN신호와 핸드쉐이크용 신호로 사용되는신호를 입력으로 한다. 또한 상기 자동 클리어회로(20)는 연산회로내의 클럭신호 CLK 및 리셋신호 RESET을 입력으로 한다. 이때 상기 연산회로내의 클럭신호 CLK 및 리셋신호 RESET의 타이밍도는 제4도에 나타난 바와 같다. 우선 자동 클리어회로(20)의 일 구성요소인 D플립플롭 32는 입력단 D를 통해 입력되는 상기 CEN신호를 클럭단 CLK를 통해 입력되는신호에 동기시킴으로서 발생되는 신호 Q1을 앤드게이트 34의 입력단으로 출력한다. 앤드게이트 34는 상기 신호 Q1과신호를 게이팅하여 발생된 NET0신호(초기신호)를 D플립플롭 36의 클럭신호로 제공한다. D플립플롭 36은 입력단 D를 통해 입력되는 하이레벨의 동작전원 Vcc를 상기 NET0신호에 동기시킴으로서 NET1신호를 발생시킨다. 상기 NET1신호는 앤드게이트 44로부터 출력되는 NET4신호의 폴링에지시 리셋된 후 다시 상기 NET0신호에 동기되어 출력레벨이 하이상태로 반전된다. D플립플롭 38은 입력단 D를 통해 입력되는 상기 NET1신호를 연산회로내의 클럭신호 CLK에 동기시킴으로서 NET2를 발생시킨다. 상기 NET2신호 또한 상기 NET4신호의 폴링에지시 리셋된 후 상기 연산회로내의 클럭신호 CLK에 동기되어 출력레벨이 하이상태로 반전된다. 입력단 D를 통해 상기 NET2신호를 입력받는 D플립플롭 40은 상기 NET2신호를 연산회로내의 클럭신호 CLK에 동기시킴으로서 제4도에 나타난 바와 같은 NET3호를 출력단 Q로 출력하게 된다. 상기 NET3신호는 NET4신호의 폴링에지시 리셋된 후 상기 클럭신호 CLK에 동기되어 출력레벨이 다시 하이상태로 반전된다. 이때 상기 D플립플롭 40의 반전출력단에서는 제4도에 나타난 클리어신호 CLEAR가 출력된다. 한편 상기 클리어신호 CLEAR는 CPU 인터페이스 연산회로의 출력레지스터(30)를 클리어시키기 위한 신호로서 사용된다. D플립플롭 42는 반전출력단를 통해 상기 연산회로내의 클럭신호 CLK에 동기된 신호를 출력한다. 이후 앤드게이트 44는 리셋신호 RESET 및 연산회로내의 클럭신호 CLK에 동기된 신호를 게이팅하여 발생되는 NET4신호를 출력하게 된다. 상기 NET4신호는 D플립플롭(36,38,40)들을 초기화시킴으로서 클리어 신호 CLEAR 발생 싸이클(cycle)을 종료시키는 역할을 한다.

상술한 바와 같이 본 발명은 핸드쉐이크용 신호로 사용되는 DTACK신호를 이용하여 연산회로 자체내에서 레지스터 클리어를 수행하도록 함으로서 출력 레지스터의 컨트롤회로를 단순화시키고 CPU의 추가 라이트 싸이클을 제거할 수 있는 잇점이 있다.

한편 본 발명의 실시예에서는 다섯개의 D플립플롭을 이용하여 CPU인터페이스 레지스터를 클리어시키기 위한 클리어신호를 발생시켰지만 세번째와 네번째, 즉 D플립플롭을 추가함으로서 클리어신호의 발생을 지연시킬 수도 있다.

Claims (6)

1. 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로에 있어서, 상기 씨. 피. 유의 어드레스정보를 디코드하여 발생된 레지스터의 액세스 인에이블신호와 핸드쉐이크용 신호로 사용되는 데이타전송 어크날리지신호를 입력하여 초기신호를 발생시키는 제1플립플롭과, 상기 데이타전송 어크날리지신호 및 상기 제1플립플롭의 출력단자로부터 입력되는 초기신호를 게이팅하여 발생된 신호를 클럭신호로서 공급하는 제1게이팅수단과, 입력단을 통해 입력되는 동작전원을 상기 제1게이팅수단으로부터 입력되는 클럭신호에 동기시켜 출력하는 제2플립플롭과, 상기 제1게이팅수단으로부터 출력되는 신호를 입력하여 상기 연산 회로내의 클럭으로 리타이밍하여 클리어신호를 발생시키는 클리어신호 발생수단으로 구성됨을 특징으로 하는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로.
2. 제1항에 있어서, 상기 클리어신호 발생수단은; 입력단을 통해 입력되는 상기 제2플립플롭의 출력신호를 입력하여 이를 상기 연산회로내의 클럭신호를 동기시켜 출력하는 제3플립플롭과, 입력단을 통해 입력되는 상기 제3플립플롭의 출력신호를 상기 연산회로내의 클럭신호에 동기시켜 출력하는 제4플립플롭과, 입력단을 통해 입력되는 상기 제4플립플롭의 출력신호를 상기 연산회로내의 클럭신호에 동기시켜 반전출력단자로 출력하는 제5플립플롭과, 상기 제5플립플롭의 반전출력단자로부터 출력되는 반전출력신호와 리셋신호를 게이팅하여 발생된 신호를 상기 제2 내지 제4플립플롭의 리셋단자로 출력하는 제2게이팅수단으로 구성됨을 특징으로 하는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어 회로.
3. 제2항에 있어서, 상기 레지스터를 클리어시키기 위한 클리어신호는 제4플립플롭의 반전출력단자를 통해 출력되는 것을 특징으로 하는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로.
4. 제3항에 있어서, 상기 클리어신호의 발생을 지연시키기 위해 상기 제3플립플롭의 출력신호를 입력하여 이를 연산회로내의 클럭신호에 동기시켜 상기 제4플립플롭의 입력단으로 출력하는 제5플립플롭을 더 구비하는 것을 특징으로 하는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로.
5. 제4항에 있어서, 상기 제1, 2게이팅수단은 앤드게이트임을 특징으로 하는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로.
6. 제5항에 있어서, 상기 제1 내지 제5플립플롭은 D플립플롭임을 특징으로 하는 씨. 피. 유 인터페이스 연산회로의 출력레지스터 자동 클리어회로.