JPH01306933A - デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、システムデバッグ技術さらにはデバッグ対象
とされるプログラムの効率を評価する技術に関し、例え
ばインサーキット・エミュレータに適用して有効な技術
に関するものである。

［従来の技術］ マイクロコンピュータ応用機器の開発において、その応
用システムのデバッグやそのシステムの詳細な評価を行
なうため、インサーキット・エミュレータが使用されて
いる。斯るインサーキット・エミュレータ２は、第２図
に示すごとく、ラフ１−ウェア開発用の親計算機（ホス
トコンピュータ）などのシステム開発装置１と、開発中
の応用機器３との間に接続され、その応用機器に含まれ
るマイクロプロセッサ（ターゲラ１−・マイクロプロセ
ッサ）の機能を代行する一方でデバッガ−としての機能
を持ち、詳細なシステムデバッグを支援する。

従来のインサーキット・エミュレータは、例えば第３図
に示すように、ターゲットマイクロプロセッサの機能を
代行するエミユレーション用のスレーブマイクロプロセ
ッサエ１と、エミュレーションや各種デバッグ機能を実
現するためのエミュレーション制御部上２、プログラム
の実行やＩ・レースの停止条件を設定し、条件が成立し
たときにプログラムもしくはトレースを停止させるブレ
ークポイント制御部１３．１へレースメモリ部１４、応
用機器（ユーザシステム）のメモリが用意されていない
場合に貸し出される代行メモリ部１５、及びそれらの制
御を司るためのマスクマイクロプロセッサ１６などが内
蔵されてなる。（昭和５９年１１月３ｏ日オーム社発行
のｒＬＳＩハンドブックＪ　ｐ５６２乃至ｐ５６３参照
）。

斯るインサーキット・エミュレータは、その本体から延
長されたケーブル４の先端のプラグが、応用機器に設け
られたターゲットマイクロプロセッサ用ソケッ１へ５に
結合されることにより、上記スレーブマイクロプロセッ
サ１１がターゲラ１〜マイクロプロセッサの機能を代行
するようなエミュレーション機能を備える。更に、エミ
ュレーション実行中に各種データやステータス信号など
を実時間でサンプリングし、それをトレースメモリ部１
５などに格納する実時間Ｉ・レース機能や、エミユレー
ション用マイクロプロセッサ１１による応用機器の制御
動作を実質的に停止させるブレーク機能などの各種デバ
ッグ機能が備えられている。

ところで、従来のエミュレータ・システムでは、上記ブ
レーク機能を実現するため、ブレーク条件設定用レジス
タとコンパレータとを設け、予め条件設定用レジスタに
エミユレーション用マイクロプロセッサの７トレス信号
やデータ信号、コントロール信号その他任意の信号状態
の組合せをブレーク条件として設定することで条件が一
致したところでプログラムを停止させるようにしていた
。

［発明が解決しようとする課題］ しかしながら、上記のようなブレーク条件の設定方法で
は、デバッグを行なう対象となる被評価システムの不良
現象がある程度明確にならなければ、デバッグのための
ブレーク条件設定が行なえない。そのため、ノイズ等に
よる誤動作、タイミング不良等再現性の低い不良等に対
するデバッグを効率良く行なうことができず、再現性の
低い不良についてのデバッグには多大な時間を要してい
た。

本発明の目的は、ノイズによる誤動作等、再現性の低い
不良に対しても効率良くデバッグを行なえるようなエミ
ュレーション技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図　　　　　′面
から明らかになるであろう。

［課題をＮ決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、Ｉ・レース用メモリとは別個に比較用メモリ
と、該メモリに格納されたデータとスレーフハス上の信
号とをリアルタイムで比較するコンパレータとを代行マ
イクロプロセッサを有するエミュレーションシステムの
内に設け、先ず、代行マイクロプロセッサでプログラム
を実行させ、その際の入出力信号（アドレス信号、デー
タ信号、コントロール信号、その他任意の信号）をトレ
ース機能等により取得して、それを比較用メモリに格納
しておいて、次に再度同じ条件で代行マイクロプロセッ
サによるエミュレーションを実行しその間のトレース情
報（代行マイクロプロセッサの各入出力信号）と、先に
比較メモリに格納しておいた内容とを毎サイクルごとに
比較して、−Ｍしなかった場合にブレーク等のトリガ信
号を形成させるようにするものである。

［作用］ 上記手段によれば、予めブレーク条件を設定しなくとも
代行マイクロプロセッサによって同一条件で同一プログ
ラムを繰り返し実行させたときに入出力信号の不一致が
生じるとコンパレータから不一致信号が出力されるので
、その信号をトリガ信号としてブレーク処理、トレース
の停止処理等の処理を起動させることができ、再現性の
低い異常動作の検出が可能となる。

［実施例］ 先ず、本発明に係るデバッグ装置を一例として第３図に
示すようなインサーキットエミュレータに適用した場合
のスレーブマイクロプロセッサとマスクマイクロプロセ
ッサとの関係について簡単に説明する。

第３図において、１１は、マイクロプロセッサ応用機器
（ユーザ実機）に含まれるターゲットマイクロプロセッ
サの機能を代行してその応用機器の動作制御すなわちエ
ミュレーションを行なうためのスレーブマイクロプロセ
ッサ（以下、ＳＭＣＵと記す）であり、１６は各種デバ
ッグ機能を達成するための制御を司るマスタマイクロプ
ロセッサ（以下、ＭＭＣＵと記す）である。

ＳＭＣＵＩＩが応用機器上のターゲットマイクロプロセ
ッサの機能を代行制御（エミュレーション）するとき、
ＳＭＣＵＩＩはＭＭＣＵ１６の制御から切り離され、ま
たＳＭＣＵＩ　１の制御動作状態が予め定められている
状態に到達してブレークされる時、ＭＭＣＵ１６の制御
を受けることになる。このような制御状態の切換えがエ
ミュレーション制御部１２によって行なわれる。

上記ＭＭＣＵ側本体回路には、このエミュレーション制
御部１２とブレーク制御部１３、トレースメモリ部１４
、代行メモリ部１５などが含まれ、エミュレーション機
能やブレーク機能、トレース機能等のデバッグ機能が備
えられている。なお、特に制限されないが、エミュレー
ション制御部１２、ブレーク制御部１３、Ｉ・レースメ
モリ部１４、代行メモリ部１５の各回路は、スレーブバ
ス２１を介してＳＭＣＵＩＩに、またマスタバス２２を
介してＭＭＣＵ１６に接続されている。各機能の実行は
、インサーキットエミュレータ本体２に接続される親割
算機側のコンソール１０によってコントロールされる。

インサーキット・エミュレータ２内には、ＭＭＣＵ１６
がコンソール１０との間でデータ通信を行なうためのシ
リアルインタフェース回路１７が設けられている。また
、ＳＭＣＵＩ　１からはインタフェース回路１８を介し
てケーブル４が延長され、このケーブルの先端に設けら
れているプラグ４ａをマイクロプロセッサ応用機器とし
てのユーザ実機上のＭＣＵソケットに接続させることに
よって、ＳＭＣＵＩＩはユーザ実機を代行制御する。

第１図には本発明を適用したインサーキット・エミュレ
ータの詳細な実施例が示されている。

この実施例のエミュレータにおけるトレース機能は特に
制限されないが、ＳＭＣＵＩＩが上記代行制御中のスレ
ーブバス２１（アドレスバスＳＭＡＤＤ、スレーブデー
タバスＳＭＤＡＴ、スレーブコントロールバスＳＭＣＮ
Ｔ）上の信号、その他任意の信号をＳＭＣＵＩＩのシス
テムクロックＳＭＥに同期してサンプリングし、このサ
ンプリングされた信号をトレースバスＴＢを介してトレ
ースメモリ部１４内のメモリに書き込むことにより実行
される。

トレース回路１４′は２にバイト程度の容量を有するＲ
ＡＭと、ＭＭＣＵ１６の制御から切り離されたエミュレ
ーション時にトレースメモリのア１くレスを順次発生す
るカウンタ等を備え、ブレーク制御部１３はブレーク条
件やトレース開始、終了等の条件を設定するための複数
のレジスタと、このレジスタの内容とスレーブバス上の
信号すなわちトレース情報とを比較するコンパレータを
備えている。なお、第３図の回路では第１図のトレース
回路１４″にサンプリング回路２３を含ませたものをト
レース部１４としている。

この実施例のインサーキット・エミュレータでは、ラッ
チもしくはレジスタからなるサンプリング回路２３によ
ってスレーブバス２１上からサンプリングされた情報Ｔ
ＤＡＴを格納するＩ・レースメモリ（１４）の他に、ト
レースされた情報が転送可能な比較用メモリ２４と、こ
の比較用メモリ２４をＳＭＣＵＩＩの動作と同期してア
クセスするためのアドレスカウンタ２５と、比較用メモ
リ２４に格納された情報と上記サンプリング回路２３に
よって実時間でサンプリングされている情報とを比較し
、一致したときに一致検出信号を出方するコンパレータ
２６とが設けられている。比較用メモリ２４の容量はト
レースメモリと同程度とするのがよい。そして、この一
致検出信号が１−リガ信号ＴＲＧとしてブレーク制御部
１３に供給され、ユーザ実機の代行制御を停止させるこ
とができるようになついる。

上記トレース回路１４′から比較用メモリ２４へのトレ
ース情報の転送はＭＭＣＵ１６によって行なわれる。そ
のため、比較用メモリ２４は、アドレス入力端子がマル
チプレクサＭＰＩを介して上記アドレスカウンタ２５と
マスクアドレスバス２２ａに、またデータ入出力端子が
マルチプレクサＭＰ２を介して上記コンパレータ２６と
マスタデータバス２２ｂにそれぞれ接続されている。

そして、上記ＭＭＣＵ１６からの指令によって比較モー
ドを設定するためデコーダ２７と同期化用のレジスタ２
８とが設けられている。しかも上記デコーダ２７はブレ
ーク制御部１３から制御信号によってもモートの切換え
が行なえるようにされている。つまり、ブレーク回路１
３内のレジスタに比較開始条件を設定し、その条件に達
したときにコンパレータ２６による比較を開始させるこ
とができる。

第１図の実施例のインサーキット・エミュレータは大き
く分けて、ＳＭＣＵｌｌとサンプリング回路２３とカウ
ンタ２５とよりなる第１制御回路４０、ＭＭＣＵ１６や
デコーダ２７等よりなる第２制御回路５０、比較用メモ
リ２４とマルチプレフサＭＰＩ、ＭＰ２とコンパレータ
２５とよりなるトリガ発生回路６０、レジスタ２８から
なる同期回路７０の４つの回路部分で構成されている。

上記第１制御回路４０は、ターゲットマイクロプロセッ
サの代行動作を行なうＳＭＣＵｌｌのシステムクロック
ＳＭＥに同期して、自分自身のスレーブアドレス信号Ｓ
ＭＡＤやスレーブデータ信号ＳＭＤＡＴ、スレーブコン
トロール信号ＳＭＣＮＴその他ユーザ実機上からプロー
ブ１９によって抽出される任意の信号ＰＲＯＢＥをサイ
クル単位でサンプルしてトレースバスＴＢ上に出力する
。

上記第２制御回路５ｏは、制御用マイクロプロセッサＭ
ＭＣＵから各回路の制御のためアドレス信号ＭＭＡＤＤ
、データ信号ＭＭＤＡＴ、コントロール信号ＭＭＣＮＴ
を出力し、そのうちアドレス信号ＭＭＡＤＤをデコード
回路２７によってテコ−１クシで制御信号Ｓを形成し、
レジスタ２８へ供給する。トリガ発生回路６０は比較用
データを書き込んでおく比較用メモリ２４を持ち、上記
第１制御回路４０および第２制御回路５０のいずれか一
方を比較用メモリ２４と選択的に接続するため、マルチ
プレクサＭＰＩおよびＭＰ２を有する。まず第２制御回
路５０が選択された時、マルチプレクサＭＰＩはＭＭＣ
Ｕ１６のマスクアドレスバスＭＭＡＤＤを、マルチプレ
クサＭＰ２はマスタデータバスＭＭＤＡＴを比較用メモ
リ２４に接続させた状態となり、ＭＭＣＵ１６から比較
用メモリ２４への読み書きが行なえる。次に、第１制御
回路４０が選択されるとマルチプレクサＭＰＩは代行用
マイクロプロセッサ１１のシステムクロックＳＭＥによ
り、サイクル単位にカウントされるカウンタ２５の出力
をアドレス入力として比較用メモリ２４に供給し、マル
チプレクサＭＰ２はその比較用メモリ２４の連続した内
容を順番に取り出してコンパレータ２６に供給する。コ
ンパレータ２６の他方の入力端子には第１制御回路４０
にてサンプリングされた信号が入力されるため、このコ
ンパレータ２６によってトレース情報の比較がサイクル
単位に行なえる。その結果、不一致の場合コンパレータ
２６からトリガ信号ＴＲＧが出力される。

レジスタ２８からなる同期回路７０は、第２制御回路４
０から供給される比較開始を要求するデコード信号Ｓを
もとに、代行用ＳＭＣＵＩＩのシステムクロックＳＭＥ
に同期してモード切換信号ＭＯＤＥを生成し、トリガ発
生回路６０による比較をスタートさせる。この出力信号
ＭＯＤＥにより上記マルチプレクサＭＰＩ、ＭＰ２が第
１制御回路４０の側に切り換えられるとともに、カウン
タ２５とコンパレータ２６が動作状態にされる。

なお、比較開始を要求するデコート信号Ｓの代わりに、
代行用ＳＭＣＵＩＩの任意の信号状態をデコードしてス
タート信号を形成することにより、比較開始時期をＭＣ
ＵＩＩの動作状態で指定することも可能である。

なお、上記実施例のエミュレータでは、インタフェース
回路が省略されているが、第３図と同様にＳＭＣＵＩＩ
にはインタフェース回路１８を介してケーブル４が、ま
たマスタバス２２にはシリアルインタフェース回路１７
が接続される。

上記実施例のエミュレータにおいては、トレース回路１
４’　に書き込まれた情報をＭＭＣＵ１６の制御のもと
で参照することによって、ＳＭＣＵｌｌの代行制御中の
トレース情報を知ることができる。

また、本実施例のエミュレータにおいては、次のように
してトレース情報比較によるトリガ発生を行なうことが
できる。すなわち、トレース機能により最初に取得した
トレース情報をＭＭＣＵＩ６の制御のもとてトレース回
路１４′から、比較用メモリ２４へ転送をする。吹に、
同一条件の下で同一プログラムをＳＭＣＵＩＩによって
実行させ、比較を行ないたい（比較開始）ポイントにて
、デコーダ２７および同期用レジスタ２８を介して比較
モードへ切り換えを行なう。すると、比較用メモリ２４
の内容とＳＭＣＵＩＩの現在の代行動作中のバス情報が
コンパレータ２５に供給されてサイクル単位で比較がな
され、不一致時にトリガ信号ＴＲＧが出力される。この
ＴＲＧ信号をブレーク制御部１３にて、ブレーク信号と
して使用することにより、ＳＭＣＵＩＩの代行動作を停
止させることが可能となる。

さらに、上記実施例では、最初にサンプリングしたトレ
ース情報を比較用メモリ２４に入れる代わりに、予めＭ
ＭＣＵ１６によって予想されるデータを比較用メモリ２
４に設定しておいて、ＳＭＣＵＬＬによるユーザシステ
ムの代行制御を実行させ、コンパレータ２６による比較
を開始させることで、異常動作を検出することができる
。

なお上記実施例ではトレースメモリ２６の他に比較用メ
モリ２４を設けているが、比較用メモリ２４を省略して
トレースメモリ内から前回のトレース情報を読み出して
コンパレータ２６に供給してスレーブバス上からサンプ
リングされた信号と比較するようにしてもよい。ただし
、この場合、比較中のトレースは行なえなくなる。

また、実施例ではトレース回路１４′内のカウンタとは
別個に比較用メモリ２４のアドレスを発生するカウンタ
２５を設けているが、メモリ容量を一致させておけばそ
れらのカウンタを共用させることもできる。

以上説明したように上記実施例では、トレース用メモリ
とは別個に比較用メモリと、該メモリに格納されたデー
タとスレーブバス上の信号とをリアルタイムで比較する
コンパレータとを、代行マイクロプロセッサを有するエ
ミュレーションシステムの内に設け、先ず、代行マイク
ロプロセッサでプログラムを実行させ、その際の入出力
信号（アドレス信号、データ信号、コントロール信号、
その他任意の信号）をトレース機能等により取得して、
それを比較用メモリに格納しておいて、次に再度同じ条
件で代行マイクロプロセッサのエミュレーションを行な
いその間のトレース情報（代行マイクロプロセッサの各
入出力信号）と、先に比較メモリに格納しておいた内容
とを毎サイクルごとに比較して、一致しなかった場合に
ブレーク等のトリガ信号を形成させるようにしたので、
予めブレーク条件を設定しなくても、代行マイクロプロ
セッサによって同一条件で同一プログラムを繰り返し実
行させたときに入出力信号の不一致が生じるとコンパレ
ータから不一致信号が出力されるので、その信号をトリ
ガ信号としてブレーク処理、トレースの停止処理等の処
理を起動させることができ、再現性の低い異常動作の検
出が可能となる。これによって例えばノイズ等によるハ
ードウェアの誤動作、変数参照時の誤りによるソフトウ
ェアの誤動作の検出が可能になるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
システムクロックのサイクル単位で比較を行なっている
がこのクロックを変えることで比較処理の分解能を変え
ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシステム開発装置に
使用されるインサーキットエミュレータに適用したもの
について説明したが、この発明はそれに限定されるもの
でなく、ロジックアナライザのようなデバッグツールそ
の他エミュレーション機能を有するデータ処理システム
に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、エミュレーションシステムにおいて、ノイズ
による誤動作等、再現性の低い不良に対しても効率良く
デバッグを行なえるようになる。

【図面の簡単な説明】

第１図は本発明に係るデバッグ装置としてのインサーキ
ット・エミュレータの一実施例を示すブロック図、 第２図は本発明に係るデバッグ装置（インサーキット・
エミュレータ）が適用されるシステム開発装置の全体の
構成を示すブロック図、第３図は従来のインサーキット
・エミュレータの構成例を示すブロック図である。 ＝１９− １６・・・・ＭＭＣＵ（マスタマイクロプロセッサ）、
１１・・・・ＳＭＣＵ　（スレーブマイクロプロセッサ
）、１２・・・・エミュレーション制御部、１３・・・
・ブレーク制御部、１４′・・・・トレース回路、１５
・・・・代行メモリ、２３・・・・サンプリング回路、
２１・・・・スレーブバス、２２・・・・マスタバス、
２４・・・・比較用メモリ、２６・・・・コンパレータ
。

Claims (1)

1. 【特許請求の範囲】 １、デバッグ対象とされる機器のマイクロプロセッサの
   機能を代行する第１マイクロプロセッサ及びデバッグの
   ための制御を司る第２マイクロプロセッサを有するデバ
   ッグ装置であって、上記第１マイクロプロセッサによる
   被デバッグプログラム実行中に、少なくともその第１マ
   イクロプロセッサから入出力される信号をサンプリング
   する手段と、サンプリングされたデータを保持するメモ
   リと、該メモリに格納されたデータと第１マイクロプロ
   セッサの入出力信号とを比較するコンパレータとを有し
   、予め上記メモリ内にサンプリングデータまたは期待値
   データを格納しておいて、第１マイクロプロセッサによ
   り被デバッグプログラムを実行させ、それと同期して上
   記メモリ内のデータを読み出して上記コンパレータに供
   給し、第１マイクロプロセッサの入出力信号と比較し、
   不一致のときにトリガ信号を発生させるようにしたこと
   を特徴とするデバッグ装置。 ２、上記コンパレータより出力されるトリガ信号に基づ
   いて、上記代行用第１マイクロプロセッサのエミュレー
   ション動作の停止、またはトレース情報の取得を禁止さ
   せるブレーク制御回路を備えてなることを特徴とする特
   許請求の範囲第１項記載のデバッグ装置。 ３、上記メモリとは別個に、該メモリ内のデータを転送
   可能な第２のメモリを備え、この第２メモリの内容とサ
   ンプリングされた信号とを上記コンパレータによって比
   較するようにしたことを特徴とする特許請求の範囲第１
   項または第２項記載のデバッグ装置。