JPH08179963A - エミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 指定アドレスのデータが変化した場合だけト
レース取得を行い、データ内容の変化における解析およ
び実行結果の評価を容易に行う。 【構成】 ユーザプログラムを実行時、設定したアドレ
スになるとアドレス比較器１４から制御信号をラッチ回
路１５、１６に出力し、データラッチ回路１５に新たな
データを、ラッチ回路１６は前回にデータラッチ回路１
５がラッチしたデータをラッチし、それらのデータをデ
ータ比較器１７が比較し、不一致の場合、トリガ信号を
出力する。トリガ信号が入力されたトリガ信号検出回路
１８はトレースメモリ１９にライトイネーブル信号を、
ラッチ回路２１に制御信号を、カウンタ２０にカウント
アップ信号を出力し、トレース取得を行う。データ比較
器１７により比較されたデータが一致した場合は、トリ
ガ信号が出力されず、トレースメモリ１９の書き込みは
行われない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
用いた応用システムの開発支援装置であるエミュレータ
に関し、特に、インサーキットエミュレータのトレース
機能に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、こ
の種のエミュレータに設けられているトレース機能は、
ユーザプログラムの実行中に、各種データおよびステー
タス信号などを実時間によりサンプリングし、それをト
レースメモリ部などに格納する機能である。

【０００３】また、このトレース機能の中には、特定ア
ドレスにおけるメモリのデータ内容をトレースするデー
タモニタ機能があり、指定アドレスのデータ内容をバス
サイクル単位に取得してデータの内容変化を確認するこ
とが可能である。

【０００４】なお、エミュレータについて詳しく記載さ
れている例としては、日立マイクロコンピュータエンジ
ニアリング株式会社発行「日立マイコン技法」１９８８
年Ｖｏｌ．２Ｎｏ．２、Ｐ２１〜Ｐ２７がある。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なエミュレータに設けられているトレース機能では、次
のような問題点があることが本発明者により見い出され
た。

【０００６】すなわち、トレース機能によって指定アド
レスにおけるデータ内容の変化を取得すると、全てのサ
イクルにおいてデータ内容が変化しなくてもトレース取
得が行われてしまい、データ内容が変化したポイントで
の解析、実行結果の評価が困難となっている。

【０００７】本発明の目的は、指定アドレスのデータが
変化した場合だけトレース取得を行い、データ内容の変
化における解析および実行結果の評価を容易に行えるエ
ミュレータを提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明のエミュレータは、ユー
ザプログラム実行中に各種データおよび信号のサンプリ
ングを行い、記憶するトレースメモリ部に、任意に設定
されたアドレスにおいて、信号が変化したときまたは信
号が変化しないときだけにバスサイクル情報をトレース
するトレース取得手段を設けたものである。

【００１１】また、本発明のエミュレータは、前記トレ
ース取得手段に検出される信号が、ターゲットマイクロ
コンピュータの機能を代行するスレーブマイコンにおけ
るデータバスの信号であるものである。

【００１２】さらに、本発明のエミュレータは、前記ト
レース取得手段に検出される信号が、応用システムの周
辺回路から出力される電気信号よりなるものである。

【００１３】また、本発明のエミュレータは、前記トレ
ース取得手段が、ユーザにより任意に設定されたアドレ
スにおける信号をラッチする第１のラッチ回路と、第１
のラッチ回路によりラッチされた信号をラッチする第２
のラッチ回路と、予め設定された任意のアドレスになる
と第１のラッチ回路および第２のラッチ回路に制御信号
を出力するアドレス比較手段と、第１のラッチ回路によ
りラッチされた信号と第２のラッチ回路によりラッチさ
れた信号とを比較して、不一致であると所定のトリガ信
号を出力するデータ比較手段と、データ比較手段から出
力されたトリガ信号を検出し、トレースメモリ部に設け
られているバスサイクル情報のデータをラッチするラッ
チ回路、データの格納を行うトレースメモリおよびトレ
ースメモリの書き込みアドレスをデータ書き込み毎に更
新するカウンタに制御信号を出力するトリガ検出手段と
よりなるものである。

【００１４】

【作用】上記した本発明のエミュレータによれば、トレ
ースメモリ部にトレース取得手段を設けることにより任
意に設定されたアドレスにおいて、信号が変化したとき
または信号が変化しないときだけにバスサイクル情報を
トレースすることができる。

【００１５】また、上記した本発明のエミュレータによ
れば、トレース取得手段が検出する信号をデータバスの
信号とすることにより、任意に設定されたアドレスにお
いて、データバスの信号が変化したときまたは変化しな
いときだけにバスサイクル情報を取得することができ
る。

【００１６】さらに、上記した本発明のエミュレータに
よれば、トレース取得手段が検出する信号を応用システ
ムの周辺回路から出力される電気信号とすることによ
り、任意に設定されたアドレスにおいて、応用システム
の周辺回路から出力される電気信号が変化したときまた
は変化しないときだけにバスサイクル情報を取得するこ
とができる。

【００１７】また、上記した本発明のエミュレータによ
れば、アドレス比較手段に設定されたアドレスにおける
信号をアドレス比較手段が制御信号を出力することによ
って第１のラッチ回路にラッチさせ、第２のラッチ回路
に第１のラッチ回路にラッチさせた信号をラッチさせ、
それらのラッチした信号をデータ比較手段によって比較
させ、一致または不一致であると所定のトリガ信号をト
リガ検出手段に出力し、トリガ検出手段がそのトリガ信
号に基づいて、トレースメモリ部に設けられているバス
サイクル情報のデータをラッチするラッチ回路、データ
の格納を行うトレースメモリおよびトレースメモリの書
き込みアドレスをデータ書き込み毎に更新するカウンタ
に制御信号を出力することによって、予め任意に設定さ
れたアドレスにおける信号が変化したときまたは変化し
ないときだけにバスサイクル情報をトレースすることが
できる。

【００１８】それにより、予め設定されたアドレスにお
いて、信号が変化したときまたは信号が変化しないとき
だけにバスサイクル情報をトレースするので、必要なデ
ータだけがトレースされデータの検索が容易となり、デ
バッグ効率が向上する。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２０】（実施例１）図１は、本発明の実施例１に
よるエミュレータを用いたシステム開発装置の機能ブロ
ック図、図２は、本発明の実施例１によるエミュレータ
の構成ブロック図、図３は、本発明の実施例１によるエ
ミュレータに設けられたトレースメモリ部の内部構成ブ
ロック図である。

【００２１】本実施例１において、ユーザが開発中のマ
イクロコンピュータを用いた応用システム１とデータの
入出力および表示を行うシステム開発装置２との間に
は、ソフトウェアおよびハードウェアのデバッグ、評価
を行うエミュレータ３が接続されている。

【００２２】また、エミュレータ３は、図２に示すよう
に、ターゲットマイクロコンピュータの機能を代行する
ＣＰＵであるスレーブマイコン４と、デバッグ機能の制
御を司るＣＰＵであるマスタマイコン５が設けられてい
る。

【００２３】さらに、エミュレータ３には、すべてのプ
ログラムデータにおける信号の入出力を制御するエミュ
レーション制御部６、スレーブマイコン４による応用シ
ステム１の制御動作を停止させるブレークポイント制御
部７、実行中のユーザプログラムにおいて、各種データ
やステータス信号などをサンプリングし、それを記憶す
るトレースメモリ部８が設けられている。

【００２４】また、エミュレータ３は、応用システム１
にユーザメモリが搭載されていない場合にユーザメモリ
の不足分を補う代行メモリ部９が設けられており、たと
えば、ＲＡＭなどのデータ書き換えが可能な半導体装置
によって構成されている。

【００２５】さらに、エミュレータ３には、マスタマイ
コン５がシステム開発装置２とのデータ通信を行うため
に所定のデータ変換を行うシリアルインタフェース１０
およびスレーブマイコンがユーザの応用システムの代行
制御を行うために所定のデータ変換を行うインタフェー
ス１１が設けられている。

【００２６】また、シリアルインタフェース１０は、シ
リアル回線バスライン１０ａを介してシステム開発装置
２に接続されており、インタフェース１１の先端部には
ケーブル１１ａを介してＣＰＵソケット１１ｂが設けら
れ、応用システム１に接続される。

【００２７】さらに、これらエミュレーション制御部
６、ブレークポイント制御部７、トレースメモリ部８お
よび代行メモリ部９は、スレーブバス１２を介してスレ
ーブマイコン４と接続されている。

【００２８】また、エミュレーション制御部６、ブレー
クポイント制御部７、トレースメモリ部８、代行メモリ
部９およびシリアルインターフェイス１０は、マスタバ
ス１３を介してマスタマイコン５と接続されている。

【００２９】ここで、トレースメモリ部８の構成を説明
する。

【００３０】トレースメモリ部８は、図３に示すよう
に、スレーブマイコン４とスレーブバス１２を介して接
続されており、このスレーブバス１２は、データバス１
２ａ、アドレスバス１２ｂおよび制御信号バス１２ｃに
より構成されている。

【００３１】また、トレースメモリ部８には、ユーザに
より設定されるモニタしたいマスタマイコン５のバスで
あるデータバス１３ａのアドレスと、スレーブマイコン
４のアドレスバス１２ｂにおけるアドレスとを比較す
る、たとえば、レジスタから構成されるアドレス比較器
（アドレス比較手段）１４、データバス１２ａを介して
所定のデータをラッチするデータラッチ回路（第１のラ
ッチ回路）１５およびデータラッチ回路１５によりラッ
チされたデータをラッチするデータラッチ回路（第２の
ラッチ回路）１６が設けられている。

【００３２】さらに、トレースメモリ部８は、データラ
ッチ回路１５，１６によりラッチされたデータが一致し
ているか否かの比較を行うデータ比較器（データ比較手
段）１７が設けられている。

【００３３】また、トレースメモリ部８には、データ比
較器１７により比較されたデータが不一致であるとデー
タ比較器１７から出力されるトリガ信号を検出するトリ
ガ信号検出回路（トリガ検出手段）１８が設けられてい
る。

【００３４】そして、これらアドレス比較器１４、デー
タラッチ回路１５、データラッチ回路１６、データ比較
器１７およびトリガ信号検出回路１８によりトレース取
得手段ＴＳが構成されている。

【００３５】また、トレースメモリ部８には、所定のデ
ータをトレースするトレースメモリ１９、トレースメモ
リ１９の書き込みアドレスをアドレスバス１３ｂのデー
タ書き込み毎に更新するカウンタ２０およびデータバス
１２ａ、アドレスバス１２ｂならびに制御信号バス１２
ｃのそれぞれのデータをラッチするラッチ回路２１が設
けられている。

【００３６】さらに、トリガ信号検出回路１８は、検出
したトリガ信号に基づいて、トレースメモリ１９にライ
トイネーブル信号を出力し、カウンタ２０にカウントア
ップ信号を出力し、ラッチ回路２１には制御信号を出力
する。

【００３７】また、トレースメモリ１９のデータの入出
力が行われるＩ／Ｏポートと、ラッチ回路２１およびマ
スタマイコン５との間には、データを一時的に蓄えて動
作速度のタイミングを整えるバッファ２２，２３が設け
られている。

【００３８】次に、本実施例の作用について説明する。

【００３９】まず、ユーザはモニタしたいアドレスの値
をシステム開発装置２のキーボード（図示せず）によっ
てコマンド入力を行う。そして、ユーザプログラムを実
行させ、当該アドレスとなるとアドレス比較器１４から
制御信号がラッチ回路１５およびラッチ回路１６に出力
され、データラッチ回路１５によりデータがラッチされ
る。

【００４０】そして、再度、当該アドレスになると、ア
ドレス比較器１４から制御信号がラッチ回路１５および
ラッチ回路１６に出力されるので、前回にデータラッチ
回路１５によりラッチされたデータは、ラッチ回路１６
にラッチされ、データバス１２ａから入力される新たな
データはデータラッチ回路１５によりラッチされる。

【００４１】これらデータラッチ回路１５，１６により
ラッチされたデータはデータ比較器１７により比較さ
れ、データが一致するとデータ比較器１７はトリガ信号
を出力せず、不一致であるとトリガ信号がトリガ信号検
出回路１８に出力される。

【００４２】次に、データ比較器１７からトリガ信号が
出力されると、トリガ信号検出回路１８は、そのトリガ
信号に基づいてトレースメモリ１９にデータの書き込み
を許可するためのライトイネーブル信号を出力する。

【００４３】また、ラッチ回路２１にも制御信号を出力
し、当該アドレスにおけるデータをラッチさせ、トレー
スメモリ１９に、ラッチ回路２１がラッチしたデータを
出力させる。

【００４４】さらに、トリガ信号検出回路１８は、カウ
ンタ２０にもカウントアップ信号を出力し、トレースメ
モリ１９における書き込みアドレスの更新を行う。よっ
て、データ内容が変化したときのみに、トレース取得が
行われるようになる。

【００４５】また、データ比較器１７により比較された
データが一致し、データ比較器１７からトリガ信号が出
力されない場合は、トリガ信号検出回路１８は信号を出
力しないのでトレースメモリ１９の書き込みは行われな
い。

【００４６】それにより、本実施例１によれば、ユーザ
が設定した任意のアドレスにおいて、データの変化があ
った場合だけにトレース取得が行われるようになり、ト
レースデータの追跡や異常データの検出などのデータ解
析を容易に行うことができる。

【００４７】（実施例２）図４は、本発明の実施例２に
よるエミュレータに設けられたトレースメモリ部の内部
構成ブロック図である。

【００４８】本実施例２においては、データラッチ回路
１５は、データバス１２ａのデータをラッチするのでは
なく、応用システム１（図２に示す）に設けられている
所定の周辺回路におけるトリガ信号などの外部信号をラ
ッチする。

【００４９】また、外部信号は、トレースメモリ部８の
トレース取得手段ＴＳにおけるデータラッチ回路１５の
信号入力部に、たとえば、ケーブル１５ａを接続し、そ
のケーブル１５ａの先端部にプローブ１５ｂを設け、ラ
ッチする信号が出力される所定の回路にプローブ１５ｂ
を電気的に接続させ、その信号をラッチ回路１５にラッ
チさせる。

【００５０】次に、本実施例の作用について説明する。

【００５１】まず、前記実施例１と同様に、ユーザはモ
ニタしたいアドレスの値をシステム開発装置２のキーボ
ード（図示せず）によってコマンド入力を行う。

【００５２】また、応用システム１における所定の回路
にはプローブ１５ｂが電気的に接続され、たとえば、ト
リガ信号の検出が行えるようになっている。

【００５３】次に、ユーザプログラムを実行させ、当該
アドレスとなるとアドレス比較器１４から制御信号がラ
ッチ回路１５およびラッチ回路１６に出力され、データ
ラッチ回路１５によりプローブ１５ｂを介して入力され
ている信号がラッチされる。

【００５４】そして、再度、当該アドレスになると、ア
ドレス比較器１４から制御信号がラッチ回路１５および
ラッチ回路１６に出力され、前回にデータラッチ回路１
５によりラッチされた信号は、ラッチ回路１６にラッチ
され、プローブ１５ｂを介して入力されている新たな信
号はデータラッチ回路１５によりラッチされる。

【００５５】これらデータラッチ回路１５，１６により
ラッチされた信号は、データ比較器１７により比較さ
れ、たとえば、データラッチ回路１５およびデータラッ
チ回路１６によりラッチされる信号がＬｏ信号となり一
致すると、データ比較器１７はトリガ信号の出力を行わ
ない。

【００５６】また、たとえば、データラッチ回路１５に
はトリガ信号としてＨｉ信号がラッチされ、データラッ
チ回路１６にはＬｏ信号がラッチされた不一致の場合で
あるとトリガ信号がトリガ信号検出回路１８に出力され
る。

【００５７】次に、データ比較器１７からトリガ信号が
出力されると、トリガ信号検出回路１８は、そのトリガ
信号に基づいてトレースメモリ１９にデータの書き込み
を許可するライトイネーブル信号を出力する。

【００５８】また、ラッチ回路２１にも制御信号を出力
し、当該アドレスにおけるデータをラッチさせ、トレー
スメモリ１９にラッチしたデータを出力させ、トリガ信
号検出回路１８は、カウンタ２０にもカウントアップ信
号を出力し、トレースメモリ１９における書き込みアド
レスの更新を行い、データ内容が変化したときのみにト
レース取得が行われる。

【００５９】また、データ比較器１７により比較された
信号が一致し、データ比較器１７からトリガ信号が出力
されない場合は、トリガ信号検出回路１８は信号を出力
しないのでトレースメモリ１９の書き込みは行われな
い。

【００６０】それにより、本実施例２によれば、ユーザ
が設定した任意のアドレスで、応用システムの設けられ
た所定の回路における外部信号の変化があった場合だけ
にトレース取得が行われるようになり、トレースデータ
の追跡や異常データの検出などのデータ解析を容易に効
率よく行うことができる。

【００６１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６２】たとえば、前記実施例１，２では、図３お
よび図４に示したように、データラッチ回路１５とデー
タラッチ回路１６にラッチされる信号の比較は、不一致
であるとデータ比較回路１７からトリガ信号が出力され
ていたが、正常時には、常に信号が変化する場合などに
おいて、ユーザがシステム開発装置２（図１に示す）を
用いてデータ比較器１７の設定を変更し、データラッチ
回路１５、データラッチ回路１６にラッチされる信号が
変化しない場合、すなわち、データ比較回路１７による
比較が一致した場合にのみ、トリガ信号検出回路１８に
トリガ信号を出力してトレースメモリ１９にデータをラ
ッチするようにしてもよい。

【００６３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６４】（１）本発明によれば、予め設定した任意
のアドレスにおいて、データバスの信号あるいは応用シ
ステムの周辺回路から出力されるトリガ信号などの外部
信号が変化したときまたは変化しないときだけにバスサ
イクル情報をトレースすることにより必要なデータだけ
がトレースされデータの検索が容易となる。

【００６５】（２）また、本発明では、上記（１）によ
り、トレースデータの追跡や異常データの検出などのデ
ータ解析が容易に行われるようになり、デバッグを効率
よく行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例１によるエミュレータを用いた
システム開発装置の機能ブロック図である。

【図２】本発明の実施例１によるエミュレータの構成ブ
ロック図である。

【図３】本発明の実施例１によるエミュレータに設けら
れたトレースメモリ部の内部構成ブロック図である。

【図４】本発明の実施例２によるエミュレータに設けら
れたトレースメモリ部の内部構成ブロック図である。

【符号の説明】

１ 応用システム ２ システム開発装置 ３ エミュレータ ４ スレーブマイコン ５ マスタマイコン ６ エミュレーション制御部 ７ ブレークポイント制御部 ８ トレースメモリ部 ９ 代行メモリ部 １０ シリアルインタフェース １０ａ シリアル回線バスライン １１ インタフェース １１ａ ケーブル １１ｂ ＣＰＵソケット １２ スレーブバス １２ａ データバス １２ｂ アドレスバス １２ｃ 制御信号バス １３ マスタバス １３ａ データバス １３ｂ アドレスバス １４ アドレス比較器（アドレス比較手段） １５ データラッチ回路（第１のラッチ回路） １５ａ ケーブル １５ｂ プローブ １６ データラッチ回路（第２のラッチ回路） １７ データ比較器（データ比較手段） １８ トリガ信号検出回路（トリガ信号検出手段） １９ トレースメモリ ２０ カウンタ ２１ ラッチ回路 ２２ バッファ ２３ バッファ ＴＳ トレース取得手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータを用いた応用シス
   テムのソフトウェアおよびハードウェアの評価を行うエ
   ミュレータであって、ユーザプログラム実行中に各種デ
   ータおよび信号のサンプリングを行い、記憶するトレー
   スメモリ部に、任意に設定されたアドレスにおいて、信
   号が変化したときまたは信号が変化しないときだけにバ
   スサイクル情報をトレースするトレース取得手段を設け
   たことを特徴とするエミュレータ。
2. 【請求項２】 前記トレース取得手段に検出される前記
   信号が、ターゲットマイクロコンピュータの機能を代行
   するスレーブマイコンにおけるデータバスの信号である
   ことを特徴とする請求項１記載のエミュレータ。
3. 【請求項３】 前記トレース取得手段に検出される信号
   が、前記応用システムの周辺回路から出力される電気信
   号であることを特徴とする請求項１記載のエミュレー
   タ。
4. 【請求項４】 前記トレース取得手段が、任意に設定さ
   れたアドレスにおける信号をラッチする第１のラッチ回
   路と、前記第１のラッチ回路によりラッチされた信号を
   ラッチする第２のラッチ回路と、予め設定された任意の
   アドレスになると前記第１のラッチ回路および前記第２
   のラッチ回路に制御信号を出力するアドレス比較手段
   と、前記第１のラッチ回路によりラッチされた信号と前
   記第２のラッチ回路によりラッチされた信号とを比較し
   て、一致または不一致であると所定のトリガ信号を出力
   するデータ比較手段と、前記データ比較手段から出力さ
   れるトリガ信号を検出し、前記トレースメモリ部に設け
   られているバスサイクル情報のデータをラッチするラッ
   チ回路、データの格納を行うトレースメモリおよび前記
   トレースメモリの書き込みアドレスをデータ書き込み毎
   に更新するカウンタに制御信号を出力するトリガ検出手
   段とよりなることを特徴とする請求項１，２または３記
   載のエミュレータ。