JPH08179963A - エミュレータ - Google Patents
エミュレータInfo
- Publication number
- JPH08179963A JPH08179963A JP6318955A JP31895594A JPH08179963A JP H08179963 A JPH08179963 A JP H08179963A JP 6318955 A JP6318955 A JP 6318955A JP 31895594 A JP31895594 A JP 31895594A JP H08179963 A JPH08179963 A JP H08179963A
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- JP
- Japan
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- data
- signal
- latch circuit
- address
- trace
- Prior art date
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 指定アドレスのデータが変化した場合だけト
レース取得を行い、データ内容の変化における解析およ
び実行結果の評価を容易に行う。 【構成】 ユーザプログラムを実行時、設定したアドレ
スになるとアドレス比較器14から制御信号をラッチ回
路15、16に出力し、データラッチ回路15に新たな
データを、ラッチ回路16は前回にデータラッチ回路1
5がラッチしたデータをラッチし、それらのデータをデ
ータ比較器17が比較し、不一致の場合、トリガ信号を
出力する。トリガ信号が入力されたトリガ信号検出回路
18はトレースメモリ19にライトイネーブル信号を、
ラッチ回路21に制御信号を、カウンタ20にカウント
アップ信号を出力し、トレース取得を行う。データ比較
器17により比較されたデータが一致した場合は、トリ
ガ信号が出力されず、トレースメモリ19の書き込みは
行われない。
レース取得を行い、データ内容の変化における解析およ
び実行結果の評価を容易に行う。 【構成】 ユーザプログラムを実行時、設定したアドレ
スになるとアドレス比較器14から制御信号をラッチ回
路15、16に出力し、データラッチ回路15に新たな
データを、ラッチ回路16は前回にデータラッチ回路1
5がラッチしたデータをラッチし、それらのデータをデ
ータ比較器17が比較し、不一致の場合、トリガ信号を
出力する。トリガ信号が入力されたトリガ信号検出回路
18はトレースメモリ19にライトイネーブル信号を、
ラッチ回路21に制御信号を、カウンタ20にカウント
アップ信号を出力し、トレース取得を行う。データ比較
器17により比較されたデータが一致した場合は、トリ
ガ信号が出力されず、トレースメモリ19の書き込みは
行われない。
Description
【0001】
【産業上の利用分野】本発明は、マイクロプロセッサを
用いた応用システムの開発支援装置であるエミュレータ
に関し、特に、インサーキットエミュレータのトレース
機能に適用して有効な技術に関するものである。
用いた応用システムの開発支援装置であるエミュレータ
に関し、特に、インサーキットエミュレータのトレース
機能に適用して有効な技術に関するものである。
【0002】
【従来の技術】本発明者が検討したところによれば、こ
の種のエミュレータに設けられているトレース機能は、
ユーザプログラムの実行中に、各種データおよびステー
タス信号などを実時間によりサンプリングし、それをト
レースメモリ部などに格納する機能である。
の種のエミュレータに設けられているトレース機能は、
ユーザプログラムの実行中に、各種データおよびステー
タス信号などを実時間によりサンプリングし、それをト
レースメモリ部などに格納する機能である。
【0003】また、このトレース機能の中には、特定ア
ドレスにおけるメモリのデータ内容をトレースするデー
タモニタ機能があり、指定アドレスのデータ内容をバス
サイクル単位に取得してデータの内容変化を確認するこ
とが可能である。
ドレスにおけるメモリのデータ内容をトレースするデー
タモニタ機能があり、指定アドレスのデータ内容をバス
サイクル単位に取得してデータの内容変化を確認するこ
とが可能である。
【0004】なお、エミュレータについて詳しく記載さ
れている例としては、日立マイクロコンピュータエンジ
ニアリング株式会社発行「日立マイコン技法」1988
年Vol.2No.2、P21〜P27がある。
れている例としては、日立マイクロコンピュータエンジ
ニアリング株式会社発行「日立マイコン技法」1988
年Vol.2No.2、P21〜P27がある。
【0005】
【発明が解決しようとする課題】ところが、上記のよう
なエミュレータに設けられているトレース機能では、次
のような問題点があることが本発明者により見い出され
た。
なエミュレータに設けられているトレース機能では、次
のような問題点があることが本発明者により見い出され
た。
【0006】すなわち、トレース機能によって指定アド
レスにおけるデータ内容の変化を取得すると、全てのサ
イクルにおいてデータ内容が変化しなくてもトレース取
得が行われてしまい、データ内容が変化したポイントで
の解析、実行結果の評価が困難となっている。
レスにおけるデータ内容の変化を取得すると、全てのサ
イクルにおいてデータ内容が変化しなくてもトレース取
得が行われてしまい、データ内容が変化したポイントで
の解析、実行結果の評価が困難となっている。
【0007】本発明の目的は、指定アドレスのデータが
変化した場合だけトレース取得を行い、データ内容の変
化における解析および実行結果の評価を容易に行えるエ
ミュレータを提供することにある。
変化した場合だけトレース取得を行い、データ内容の変
化における解析および実行結果の評価を容易に行えるエ
ミュレータを提供することにある。
【0008】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0010】すなわち、本発明のエミュレータは、ユー
ザプログラム実行中に各種データおよび信号のサンプリ
ングを行い、記憶するトレースメモリ部に、任意に設定
されたアドレスにおいて、信号が変化したときまたは信
号が変化しないときだけにバスサイクル情報をトレース
するトレース取得手段を設けたものである。
ザプログラム実行中に各種データおよび信号のサンプリ
ングを行い、記憶するトレースメモリ部に、任意に設定
されたアドレスにおいて、信号が変化したときまたは信
号が変化しないときだけにバスサイクル情報をトレース
するトレース取得手段を設けたものである。
【0011】また、本発明のエミュレータは、前記トレ
ース取得手段に検出される信号が、ターゲットマイクロ
コンピュータの機能を代行するスレーブマイコンにおけ
るデータバスの信号であるものである。
ース取得手段に検出される信号が、ターゲットマイクロ
コンピュータの機能を代行するスレーブマイコンにおけ
るデータバスの信号であるものである。
【0012】さらに、本発明のエミュレータは、前記ト
レース取得手段に検出される信号が、応用システムの周
辺回路から出力される電気信号よりなるものである。
レース取得手段に検出される信号が、応用システムの周
辺回路から出力される電気信号よりなるものである。
【0013】また、本発明のエミュレータは、前記トレ
ース取得手段が、ユーザにより任意に設定されたアドレ
スにおける信号をラッチする第1のラッチ回路と、第1
のラッチ回路によりラッチされた信号をラッチする第2
のラッチ回路と、予め設定された任意のアドレスになる
と第1のラッチ回路および第2のラッチ回路に制御信号
を出力するアドレス比較手段と、第1のラッチ回路によ
りラッチされた信号と第2のラッチ回路によりラッチさ
れた信号とを比較して、不一致であると所定のトリガ信
号を出力するデータ比較手段と、データ比較手段から出
力されたトリガ信号を検出し、トレースメモリ部に設け
られているバスサイクル情報のデータをラッチするラッ
チ回路、データの格納を行うトレースメモリおよびトレ
ースメモリの書き込みアドレスをデータ書き込み毎に更
新するカウンタに制御信号を出力するトリガ検出手段と
よりなるものである。
ース取得手段が、ユーザにより任意に設定されたアドレ
スにおける信号をラッチする第1のラッチ回路と、第1
のラッチ回路によりラッチされた信号をラッチする第2
のラッチ回路と、予め設定された任意のアドレスになる
と第1のラッチ回路および第2のラッチ回路に制御信号
を出力するアドレス比較手段と、第1のラッチ回路によ
りラッチされた信号と第2のラッチ回路によりラッチさ
れた信号とを比較して、不一致であると所定のトリガ信
号を出力するデータ比較手段と、データ比較手段から出
力されたトリガ信号を検出し、トレースメモリ部に設け
られているバスサイクル情報のデータをラッチするラッ
チ回路、データの格納を行うトレースメモリおよびトレ
ースメモリの書き込みアドレスをデータ書き込み毎に更
新するカウンタに制御信号を出力するトリガ検出手段と
よりなるものである。
【0014】
【作用】上記した本発明のエミュレータによれば、トレ
ースメモリ部にトレース取得手段を設けることにより任
意に設定されたアドレスにおいて、信号が変化したとき
または信号が変化しないときだけにバスサイクル情報を
トレースすることができる。
ースメモリ部にトレース取得手段を設けることにより任
意に設定されたアドレスにおいて、信号が変化したとき
または信号が変化しないときだけにバスサイクル情報を
トレースすることができる。
【0015】また、上記した本発明のエミュレータによ
れば、トレース取得手段が検出する信号をデータバスの
信号とすることにより、任意に設定されたアドレスにお
いて、データバスの信号が変化したときまたは変化しな
いときだけにバスサイクル情報を取得することができ
る。
れば、トレース取得手段が検出する信号をデータバスの
信号とすることにより、任意に設定されたアドレスにお
いて、データバスの信号が変化したときまたは変化しな
いときだけにバスサイクル情報を取得することができ
る。
【0016】さらに、上記した本発明のエミュレータに
よれば、トレース取得手段が検出する信号を応用システ
ムの周辺回路から出力される電気信号とすることによ
り、任意に設定されたアドレスにおいて、応用システム
の周辺回路から出力される電気信号が変化したときまた
は変化しないときだけにバスサイクル情報を取得するこ
とができる。
よれば、トレース取得手段が検出する信号を応用システ
ムの周辺回路から出力される電気信号とすることによ
り、任意に設定されたアドレスにおいて、応用システム
の周辺回路から出力される電気信号が変化したときまた
は変化しないときだけにバスサイクル情報を取得するこ
とができる。
【0017】また、上記した本発明のエミュレータによ
れば、アドレス比較手段に設定されたアドレスにおける
信号をアドレス比較手段が制御信号を出力することによ
って第1のラッチ回路にラッチさせ、第2のラッチ回路
に第1のラッチ回路にラッチさせた信号をラッチさせ、
それらのラッチした信号をデータ比較手段によって比較
させ、一致または不一致であると所定のトリガ信号をト
リガ検出手段に出力し、トリガ検出手段がそのトリガ信
号に基づいて、トレースメモリ部に設けられているバス
サイクル情報のデータをラッチするラッチ回路、データ
の格納を行うトレースメモリおよびトレースメモリの書
き込みアドレスをデータ書き込み毎に更新するカウンタ
に制御信号を出力することによって、予め任意に設定さ
れたアドレスにおける信号が変化したときまたは変化し
ないときだけにバスサイクル情報をトレースすることが
できる。
れば、アドレス比較手段に設定されたアドレスにおける
信号をアドレス比較手段が制御信号を出力することによ
って第1のラッチ回路にラッチさせ、第2のラッチ回路
に第1のラッチ回路にラッチさせた信号をラッチさせ、
それらのラッチした信号をデータ比較手段によって比較
させ、一致または不一致であると所定のトリガ信号をト
リガ検出手段に出力し、トリガ検出手段がそのトリガ信
号に基づいて、トレースメモリ部に設けられているバス
サイクル情報のデータをラッチするラッチ回路、データ
の格納を行うトレースメモリおよびトレースメモリの書
き込みアドレスをデータ書き込み毎に更新するカウンタ
に制御信号を出力することによって、予め任意に設定さ
れたアドレスにおける信号が変化したときまたは変化し
ないときだけにバスサイクル情報をトレースすることが
できる。
【0018】それにより、予め設定されたアドレスにお
いて、信号が変化したときまたは信号が変化しないとき
だけにバスサイクル情報をトレースするので、必要なデ
ータだけがトレースされデータの検索が容易となり、デ
バッグ効率が向上する。
いて、信号が変化したときまたは信号が変化しないとき
だけにバスサイクル情報をトレースするので、必要なデ
ータだけがトレースされデータの検索が容易となり、デ
バッグ効率が向上する。
【0019】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0020】(実施例1)図1は、本発明の実施例1に
よるエミュレータを用いたシステム開発装置の機能ブロ
ック図、図2は、本発明の実施例1によるエミュレータ
の構成ブロック図、図3は、本発明の実施例1によるエ
ミュレータに設けられたトレースメモリ部の内部構成ブ
ロック図である。
よるエミュレータを用いたシステム開発装置の機能ブロ
ック図、図2は、本発明の実施例1によるエミュレータ
の構成ブロック図、図3は、本発明の実施例1によるエ
ミュレータに設けられたトレースメモリ部の内部構成ブ
ロック図である。
【0021】本実施例1において、ユーザが開発中のマ
イクロコンピュータを用いた応用システム1とデータの
入出力および表示を行うシステム開発装置2との間に
は、ソフトウェアおよびハードウェアのデバッグ、評価
を行うエミュレータ3が接続されている。
イクロコンピュータを用いた応用システム1とデータの
入出力および表示を行うシステム開発装置2との間に
は、ソフトウェアおよびハードウェアのデバッグ、評価
を行うエミュレータ3が接続されている。
【0022】また、エミュレータ3は、図2に示すよう
に、ターゲットマイクロコンピュータの機能を代行する
CPUであるスレーブマイコン4と、デバッグ機能の制
御を司るCPUであるマスタマイコン5が設けられてい
る。
に、ターゲットマイクロコンピュータの機能を代行する
CPUであるスレーブマイコン4と、デバッグ機能の制
御を司るCPUであるマスタマイコン5が設けられてい
る。
【0023】さらに、エミュレータ3には、すべてのプ
ログラムデータにおける信号の入出力を制御するエミュ
レーション制御部6、スレーブマイコン4による応用シ
ステム1の制御動作を停止させるブレークポイント制御
部7、実行中のユーザプログラムにおいて、各種データ
やステータス信号などをサンプリングし、それを記憶す
るトレースメモリ部8が設けられている。
ログラムデータにおける信号の入出力を制御するエミュ
レーション制御部6、スレーブマイコン4による応用シ
ステム1の制御動作を停止させるブレークポイント制御
部7、実行中のユーザプログラムにおいて、各種データ
やステータス信号などをサンプリングし、それを記憶す
るトレースメモリ部8が設けられている。
【0024】また、エミュレータ3は、応用システム1
にユーザメモリが搭載されていない場合にユーザメモリ
の不足分を補う代行メモリ部9が設けられており、たと
えば、RAMなどのデータ書き換えが可能な半導体装置
によって構成されている。
にユーザメモリが搭載されていない場合にユーザメモリ
の不足分を補う代行メモリ部9が設けられており、たと
えば、RAMなどのデータ書き換えが可能な半導体装置
によって構成されている。
【0025】さらに、エミュレータ3には、マスタマイ
コン5がシステム開発装置2とのデータ通信を行うため
に所定のデータ変換を行うシリアルインタフェース10
およびスレーブマイコンがユーザの応用システムの代行
制御を行うために所定のデータ変換を行うインタフェー
ス11が設けられている。
コン5がシステム開発装置2とのデータ通信を行うため
に所定のデータ変換を行うシリアルインタフェース10
およびスレーブマイコンがユーザの応用システムの代行
制御を行うために所定のデータ変換を行うインタフェー
ス11が設けられている。
【0026】また、シリアルインタフェース10は、シ
リアル回線バスライン10aを介してシステム開発装置
2に接続されており、インタフェース11の先端部には
ケーブル11aを介してCPUソケット11bが設けら
れ、応用システム1に接続される。
リアル回線バスライン10aを介してシステム開発装置
2に接続されており、インタフェース11の先端部には
ケーブル11aを介してCPUソケット11bが設けら
れ、応用システム1に接続される。
【0027】さらに、これらエミュレーション制御部
6、ブレークポイント制御部7、トレースメモリ部8お
よび代行メモリ部9は、スレーブバス12を介してスレ
ーブマイコン4と接続されている。
6、ブレークポイント制御部7、トレースメモリ部8お
よび代行メモリ部9は、スレーブバス12を介してスレ
ーブマイコン4と接続されている。
【0028】また、エミュレーション制御部6、ブレー
クポイント制御部7、トレースメモリ部8、代行メモリ
部9およびシリアルインターフェイス10は、マスタバ
ス13を介してマスタマイコン5と接続されている。
クポイント制御部7、トレースメモリ部8、代行メモリ
部9およびシリアルインターフェイス10は、マスタバ
ス13を介してマスタマイコン5と接続されている。
【0029】ここで、トレースメモリ部8の構成を説明
する。
する。
【0030】トレースメモリ部8は、図3に示すよう
に、スレーブマイコン4とスレーブバス12を介して接
続されており、このスレーブバス12は、データバス1
2a、アドレスバス12bおよび制御信号バス12cに
より構成されている。
に、スレーブマイコン4とスレーブバス12を介して接
続されており、このスレーブバス12は、データバス1
2a、アドレスバス12bおよび制御信号バス12cに
より構成されている。
【0031】また、トレースメモリ部8には、ユーザに
より設定されるモニタしたいマスタマイコン5のバスで
あるデータバス13aのアドレスと、スレーブマイコン
4のアドレスバス12bにおけるアドレスとを比較す
る、たとえば、レジスタから構成されるアドレス比較器
(アドレス比較手段)14、データバス12aを介して
所定のデータをラッチするデータラッチ回路(第1のラ
ッチ回路)15およびデータラッチ回路15によりラッ
チされたデータをラッチするデータラッチ回路(第2の
ラッチ回路)16が設けられている。
より設定されるモニタしたいマスタマイコン5のバスで
あるデータバス13aのアドレスと、スレーブマイコン
4のアドレスバス12bにおけるアドレスとを比較す
る、たとえば、レジスタから構成されるアドレス比較器
(アドレス比較手段)14、データバス12aを介して
所定のデータをラッチするデータラッチ回路(第1のラ
ッチ回路)15およびデータラッチ回路15によりラッ
チされたデータをラッチするデータラッチ回路(第2の
ラッチ回路)16が設けられている。
【0032】さらに、トレースメモリ部8は、データラ
ッチ回路15,16によりラッチされたデータが一致し
ているか否かの比較を行うデータ比較器(データ比較手
段)17が設けられている。
ッチ回路15,16によりラッチされたデータが一致し
ているか否かの比較を行うデータ比較器(データ比較手
段)17が設けられている。
【0033】また、トレースメモリ部8には、データ比
較器17により比較されたデータが不一致であるとデー
タ比較器17から出力されるトリガ信号を検出するトリ
ガ信号検出回路(トリガ検出手段)18が設けられてい
る。
較器17により比較されたデータが不一致であるとデー
タ比較器17から出力されるトリガ信号を検出するトリ
ガ信号検出回路(トリガ検出手段)18が設けられてい
る。
【0034】そして、これらアドレス比較器14、デー
タラッチ回路15、データラッチ回路16、データ比較
器17およびトリガ信号検出回路18によりトレース取
得手段TSが構成されている。
タラッチ回路15、データラッチ回路16、データ比較
器17およびトリガ信号検出回路18によりトレース取
得手段TSが構成されている。
【0035】また、トレースメモリ部8には、所定のデ
ータをトレースするトレースメモリ19、トレースメモ
リ19の書き込みアドレスをアドレスバス13bのデー
タ書き込み毎に更新するカウンタ20およびデータバス
12a、アドレスバス12bならびに制御信号バス12
cのそれぞれのデータをラッチするラッチ回路21が設
けられている。
ータをトレースするトレースメモリ19、トレースメモ
リ19の書き込みアドレスをアドレスバス13bのデー
タ書き込み毎に更新するカウンタ20およびデータバス
12a、アドレスバス12bならびに制御信号バス12
cのそれぞれのデータをラッチするラッチ回路21が設
けられている。
【0036】さらに、トリガ信号検出回路18は、検出
したトリガ信号に基づいて、トレースメモリ19にライ
トイネーブル信号を出力し、カウンタ20にカウントア
ップ信号を出力し、ラッチ回路21には制御信号を出力
する。
したトリガ信号に基づいて、トレースメモリ19にライ
トイネーブル信号を出力し、カウンタ20にカウントア
ップ信号を出力し、ラッチ回路21には制御信号を出力
する。
【0037】また、トレースメモリ19のデータの入出
力が行われるI/Oポートと、ラッチ回路21およびマ
スタマイコン5との間には、データを一時的に蓄えて動
作速度のタイミングを整えるバッファ22,23が設け
られている。
力が行われるI/Oポートと、ラッチ回路21およびマ
スタマイコン5との間には、データを一時的に蓄えて動
作速度のタイミングを整えるバッファ22,23が設け
られている。
【0038】次に、本実施例の作用について説明する。
【0039】まず、ユーザはモニタしたいアドレスの値
をシステム開発装置2のキーボード(図示せず)によっ
てコマンド入力を行う。そして、ユーザプログラムを実
行させ、当該アドレスとなるとアドレス比較器14から
制御信号がラッチ回路15およびラッチ回路16に出力
され、データラッチ回路15によりデータがラッチされ
る。
をシステム開発装置2のキーボード(図示せず)によっ
てコマンド入力を行う。そして、ユーザプログラムを実
行させ、当該アドレスとなるとアドレス比較器14から
制御信号がラッチ回路15およびラッチ回路16に出力
され、データラッチ回路15によりデータがラッチされ
る。
【0040】そして、再度、当該アドレスになると、ア
ドレス比較器14から制御信号がラッチ回路15および
ラッチ回路16に出力されるので、前回にデータラッチ
回路15によりラッチされたデータは、ラッチ回路16
にラッチされ、データバス12aから入力される新たな
データはデータラッチ回路15によりラッチされる。
ドレス比較器14から制御信号がラッチ回路15および
ラッチ回路16に出力されるので、前回にデータラッチ
回路15によりラッチされたデータは、ラッチ回路16
にラッチされ、データバス12aから入力される新たな
データはデータラッチ回路15によりラッチされる。
【0041】これらデータラッチ回路15,16により
ラッチされたデータはデータ比較器17により比較さ
れ、データが一致するとデータ比較器17はトリガ信号
を出力せず、不一致であるとトリガ信号がトリガ信号検
出回路18に出力される。
ラッチされたデータはデータ比較器17により比較さ
れ、データが一致するとデータ比較器17はトリガ信号
を出力せず、不一致であるとトリガ信号がトリガ信号検
出回路18に出力される。
【0042】次に、データ比較器17からトリガ信号が
出力されると、トリガ信号検出回路18は、そのトリガ
信号に基づいてトレースメモリ19にデータの書き込み
を許可するためのライトイネーブル信号を出力する。
出力されると、トリガ信号検出回路18は、そのトリガ
信号に基づいてトレースメモリ19にデータの書き込み
を許可するためのライトイネーブル信号を出力する。
【0043】また、ラッチ回路21にも制御信号を出力
し、当該アドレスにおけるデータをラッチさせ、トレー
スメモリ19に、ラッチ回路21がラッチしたデータを
出力させる。
し、当該アドレスにおけるデータをラッチさせ、トレー
スメモリ19に、ラッチ回路21がラッチしたデータを
出力させる。
【0044】さらに、トリガ信号検出回路18は、カウ
ンタ20にもカウントアップ信号を出力し、トレースメ
モリ19における書き込みアドレスの更新を行う。よっ
て、データ内容が変化したときのみに、トレース取得が
行われるようになる。
ンタ20にもカウントアップ信号を出力し、トレースメ
モリ19における書き込みアドレスの更新を行う。よっ
て、データ内容が変化したときのみに、トレース取得が
行われるようになる。
【0045】また、データ比較器17により比較された
データが一致し、データ比較器17からトリガ信号が出
力されない場合は、トリガ信号検出回路18は信号を出
力しないのでトレースメモリ19の書き込みは行われな
い。
データが一致し、データ比較器17からトリガ信号が出
力されない場合は、トリガ信号検出回路18は信号を出
力しないのでトレースメモリ19の書き込みは行われな
い。
【0046】それにより、本実施例1によれば、ユーザ
が設定した任意のアドレスにおいて、データの変化があ
った場合だけにトレース取得が行われるようになり、ト
レースデータの追跡や異常データの検出などのデータ解
析を容易に行うことができる。
が設定した任意のアドレスにおいて、データの変化があ
った場合だけにトレース取得が行われるようになり、ト
レースデータの追跡や異常データの検出などのデータ解
析を容易に行うことができる。
【0047】(実施例2)図4は、本発明の実施例2に
よるエミュレータに設けられたトレースメモリ部の内部
構成ブロック図である。
よるエミュレータに設けられたトレースメモリ部の内部
構成ブロック図である。
【0048】本実施例2においては、データラッチ回路
15は、データバス12aのデータをラッチするのでは
なく、応用システム1(図2に示す)に設けられている
所定の周辺回路におけるトリガ信号などの外部信号をラ
ッチする。
15は、データバス12aのデータをラッチするのでは
なく、応用システム1(図2に示す)に設けられている
所定の周辺回路におけるトリガ信号などの外部信号をラ
ッチする。
【0049】また、外部信号は、トレースメモリ部8の
トレース取得手段TSにおけるデータラッチ回路15の
信号入力部に、たとえば、ケーブル15aを接続し、そ
のケーブル15aの先端部にプローブ15bを設け、ラ
ッチする信号が出力される所定の回路にプローブ15b
を電気的に接続させ、その信号をラッチ回路15にラッ
チさせる。
トレース取得手段TSにおけるデータラッチ回路15の
信号入力部に、たとえば、ケーブル15aを接続し、そ
のケーブル15aの先端部にプローブ15bを設け、ラ
ッチする信号が出力される所定の回路にプローブ15b
を電気的に接続させ、その信号をラッチ回路15にラッ
チさせる。
【0050】次に、本実施例の作用について説明する。
【0051】まず、前記実施例1と同様に、ユーザはモ
ニタしたいアドレスの値をシステム開発装置2のキーボ
ード(図示せず)によってコマンド入力を行う。
ニタしたいアドレスの値をシステム開発装置2のキーボ
ード(図示せず)によってコマンド入力を行う。
【0052】また、応用システム1における所定の回路
にはプローブ15bが電気的に接続され、たとえば、ト
リガ信号の検出が行えるようになっている。
にはプローブ15bが電気的に接続され、たとえば、ト
リガ信号の検出が行えるようになっている。
【0053】次に、ユーザプログラムを実行させ、当該
アドレスとなるとアドレス比較器14から制御信号がラ
ッチ回路15およびラッチ回路16に出力され、データ
ラッチ回路15によりプローブ15bを介して入力され
ている信号がラッチされる。
アドレスとなるとアドレス比較器14から制御信号がラ
ッチ回路15およびラッチ回路16に出力され、データ
ラッチ回路15によりプローブ15bを介して入力され
ている信号がラッチされる。
【0054】そして、再度、当該アドレスになると、ア
ドレス比較器14から制御信号がラッチ回路15および
ラッチ回路16に出力され、前回にデータラッチ回路1
5によりラッチされた信号は、ラッチ回路16にラッチ
され、プローブ15bを介して入力されている新たな信
号はデータラッチ回路15によりラッチされる。
ドレス比較器14から制御信号がラッチ回路15および
ラッチ回路16に出力され、前回にデータラッチ回路1
5によりラッチされた信号は、ラッチ回路16にラッチ
され、プローブ15bを介して入力されている新たな信
号はデータラッチ回路15によりラッチされる。
【0055】これらデータラッチ回路15,16により
ラッチされた信号は、データ比較器17により比較さ
れ、たとえば、データラッチ回路15およびデータラッ
チ回路16によりラッチされる信号がLo信号となり一
致すると、データ比較器17はトリガ信号の出力を行わ
ない。
ラッチされた信号は、データ比較器17により比較さ
れ、たとえば、データラッチ回路15およびデータラッ
チ回路16によりラッチされる信号がLo信号となり一
致すると、データ比較器17はトリガ信号の出力を行わ
ない。
【0056】また、たとえば、データラッチ回路15に
はトリガ信号としてHi信号がラッチされ、データラッ
チ回路16にはLo信号がラッチされた不一致の場合で
あるとトリガ信号がトリガ信号検出回路18に出力され
る。
はトリガ信号としてHi信号がラッチされ、データラッ
チ回路16にはLo信号がラッチされた不一致の場合で
あるとトリガ信号がトリガ信号検出回路18に出力され
る。
【0057】次に、データ比較器17からトリガ信号が
出力されると、トリガ信号検出回路18は、そのトリガ
信号に基づいてトレースメモリ19にデータの書き込み
を許可するライトイネーブル信号を出力する。
出力されると、トリガ信号検出回路18は、そのトリガ
信号に基づいてトレースメモリ19にデータの書き込み
を許可するライトイネーブル信号を出力する。
【0058】また、ラッチ回路21にも制御信号を出力
し、当該アドレスにおけるデータをラッチさせ、トレー
スメモリ19にラッチしたデータを出力させ、トリガ信
号検出回路18は、カウンタ20にもカウントアップ信
号を出力し、トレースメモリ19における書き込みアド
レスの更新を行い、データ内容が変化したときのみにト
レース取得が行われる。
し、当該アドレスにおけるデータをラッチさせ、トレー
スメモリ19にラッチしたデータを出力させ、トリガ信
号検出回路18は、カウンタ20にもカウントアップ信
号を出力し、トレースメモリ19における書き込みアド
レスの更新を行い、データ内容が変化したときのみにト
レース取得が行われる。
【0059】また、データ比較器17により比較された
信号が一致し、データ比較器17からトリガ信号が出力
されない場合は、トリガ信号検出回路18は信号を出力
しないのでトレースメモリ19の書き込みは行われな
い。
信号が一致し、データ比較器17からトリガ信号が出力
されない場合は、トリガ信号検出回路18は信号を出力
しないのでトレースメモリ19の書き込みは行われな
い。
【0060】それにより、本実施例2によれば、ユーザ
が設定した任意のアドレスで、応用システムの設けられ
た所定の回路における外部信号の変化があった場合だけ
にトレース取得が行われるようになり、トレースデータ
の追跡や異常データの検出などのデータ解析を容易に効
率よく行うことができる。
が設定した任意のアドレスで、応用システムの設けられ
た所定の回路における外部信号の変化があった場合だけ
にトレース取得が行われるようになり、トレースデータ
の追跡や異常データの検出などのデータ解析を容易に効
率よく行うことができる。
【0061】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0062】たとえば、前記実施例1,2では、図3お
よび図4に示したように、データラッチ回路15とデー
タラッチ回路16にラッチされる信号の比較は、不一致
であるとデータ比較回路17からトリガ信号が出力され
ていたが、正常時には、常に信号が変化する場合などに
おいて、ユーザがシステム開発装置2(図1に示す)を
用いてデータ比較器17の設定を変更し、データラッチ
回路15、データラッチ回路16にラッチされる信号が
変化しない場合、すなわち、データ比較回路17による
比較が一致した場合にのみ、トリガ信号検出回路18に
トリガ信号を出力してトレースメモリ19にデータをラ
ッチするようにしてもよい。
よび図4に示したように、データラッチ回路15とデー
タラッチ回路16にラッチされる信号の比較は、不一致
であるとデータ比較回路17からトリガ信号が出力され
ていたが、正常時には、常に信号が変化する場合などに
おいて、ユーザがシステム開発装置2(図1に示す)を
用いてデータ比較器17の設定を変更し、データラッチ
回路15、データラッチ回路16にラッチされる信号が
変化しない場合、すなわち、データ比較回路17による
比較が一致した場合にのみ、トリガ信号検出回路18に
トリガ信号を出力してトレースメモリ19にデータをラ
ッチするようにしてもよい。
【0063】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0064】(1)本発明によれば、予め設定した任意
のアドレスにおいて、データバスの信号あるいは応用シ
ステムの周辺回路から出力されるトリガ信号などの外部
信号が変化したときまたは変化しないときだけにバスサ
イクル情報をトレースすることにより必要なデータだけ
がトレースされデータの検索が容易となる。
のアドレスにおいて、データバスの信号あるいは応用シ
ステムの周辺回路から出力されるトリガ信号などの外部
信号が変化したときまたは変化しないときだけにバスサ
イクル情報をトレースすることにより必要なデータだけ
がトレースされデータの検索が容易となる。
【0065】(2)また、本発明では、上記(1)によ
り、トレースデータの追跡や異常データの検出などのデ
ータ解析が容易に行われるようになり、デバッグを効率
よく行うことができる。
り、トレースデータの追跡や異常データの検出などのデ
ータ解析が容易に行われるようになり、デバッグを効率
よく行うことができる。
【図1】本発明の実施例1によるエミュレータを用いた
システム開発装置の機能ブロック図である。
システム開発装置の機能ブロック図である。
【図2】本発明の実施例1によるエミュレータの構成ブ
ロック図である。
ロック図である。
【図3】本発明の実施例1によるエミュレータに設けら
れたトレースメモリ部の内部構成ブロック図である。
れたトレースメモリ部の内部構成ブロック図である。
【図4】本発明の実施例2によるエミュレータに設けら
れたトレースメモリ部の内部構成ブロック図である。
れたトレースメモリ部の内部構成ブロック図である。
1 応用システム 2 システム開発装置 3 エミュレータ 4 スレーブマイコン 5 マスタマイコン 6 エミュレーション制御部 7 ブレークポイント制御部 8 トレースメモリ部 9 代行メモリ部 10 シリアルインタフェース 10a シリアル回線バスライン 11 インタフェース 11a ケーブル 11b CPUソケット 12 スレーブバス 12a データバス 12b アドレスバス 12c 制御信号バス 13 マスタバス 13a データバス 13b アドレスバス 14 アドレス比較器(アドレス比較手段) 15 データラッチ回路(第1のラッチ回路) 15a ケーブル 15b プローブ 16 データラッチ回路(第2のラッチ回路) 17 データ比較器(データ比較手段) 18 トリガ信号検出回路(トリガ信号検出手段) 19 トレースメモリ 20 カウンタ 21 ラッチ回路 22 バッファ 23 バッファ TS トレース取得手段
Claims (4)
- 【請求項1】 マイクロコンピュータを用いた応用シス
テムのソフトウェアおよびハードウェアの評価を行うエ
ミュレータであって、ユーザプログラム実行中に各種デ
ータおよび信号のサンプリングを行い、記憶するトレー
スメモリ部に、任意に設定されたアドレスにおいて、信
号が変化したときまたは信号が変化しないときだけにバ
スサイクル情報をトレースするトレース取得手段を設け
たことを特徴とするエミュレータ。 - 【請求項2】 前記トレース取得手段に検出される前記
信号が、ターゲットマイクロコンピュータの機能を代行
するスレーブマイコンにおけるデータバスの信号である
ことを特徴とする請求項1記載のエミュレータ。 - 【請求項3】 前記トレース取得手段に検出される信号
が、前記応用システムの周辺回路から出力される電気信
号であることを特徴とする請求項1記載のエミュレー
タ。 - 【請求項4】 前記トレース取得手段が、任意に設定さ
れたアドレスにおける信号をラッチする第1のラッチ回
路と、前記第1のラッチ回路によりラッチされた信号を
ラッチする第2のラッチ回路と、予め設定された任意の
アドレスになると前記第1のラッチ回路および前記第2
のラッチ回路に制御信号を出力するアドレス比較手段
と、前記第1のラッチ回路によりラッチされた信号と前
記第2のラッチ回路によりラッチされた信号とを比較し
て、一致または不一致であると所定のトリガ信号を出力
するデータ比較手段と、前記データ比較手段から出力さ
れるトリガ信号を検出し、前記トレースメモリ部に設け
られているバスサイクル情報のデータをラッチするラッ
チ回路、データの格納を行うトレースメモリおよび前記
トレースメモリの書き込みアドレスをデータ書き込み毎
に更新するカウンタに制御信号を出力するトリガ検出手
段とよりなることを特徴とする請求項1,2または3記
載のエミュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6318955A JPH08179963A (ja) | 1994-12-22 | 1994-12-22 | エミュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6318955A JPH08179963A (ja) | 1994-12-22 | 1994-12-22 | エミュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08179963A true JPH08179963A (ja) | 1996-07-12 |
Family
ID=18104859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6318955A Withdrawn JPH08179963A (ja) | 1994-12-22 | 1994-12-22 | エミュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08179963A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020078818A (ko) * | 2001-04-10 | 2002-10-19 | 삼성전자 주식회사 | 마이크로 컴퓨터 개발 시스템에 내장된 에뮬레이터 |
-
1994
- 1994-12-22 JP JP6318955A patent/JPH08179963A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020078818A (ko) * | 2001-04-10 | 2002-10-19 | 삼성전자 주식회사 | 마이크로 컴퓨터 개발 시스템에 내장된 에뮬레이터 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |