JPH07152603A - デバッグ装置 - Google Patents
デバッグ装置Info
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- JPH07152603A JPH07152603A JP5299279A JP29927993A JPH07152603A JP H07152603 A JPH07152603 A JP H07152603A JP 5299279 A JP5299279 A JP 5299279A JP 29927993 A JP29927993 A JP 29927993A JP H07152603 A JPH07152603 A JP H07152603A
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- JP
- Japan
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- microcomputer
- latch circuit
- input
- output
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Abstract
(57)【要約】
【目的】 エミュレーションにおける異常動作検出機能
を向上させ、デバッグ効率の向上が図れるようにする。 【構成】 デバッグ対象の機器に搭載されるマイクロコ
ンピュータの機能を代行するスレーブ マイクロコンピ
ュータ１１１と、デバッグ処理の為の制御を実行するマ
スタ マイクロコンピュータとを備えたデバッグ装置で
あって、Ｉ／Ｏポート１１４の入出力ポートまたは制御
信号等の入出力端子の状態をラッチ回路１１８に保持
し、このデータとスレーブ マイクロコンピュータ１１
１によりプログラムを実行しているときの内部バス動作
内容をラッチ回路１１９で保持し、２つのラッチ回路の
出力信号をコンパレータ１２１で比較し、不一致時にフ
ラグ（Ｆｌａｇ）及びブレーク用のトリガ信号（ＴＲ
Ｇ）を出力する。
を向上させ、デバッグ効率の向上が図れるようにする。 【構成】 デバッグ対象の機器に搭載されるマイクロコ
ンピュータの機能を代行するスレーブ マイクロコンピ
ュータ１１１と、デバッグ処理の為の制御を実行するマ
スタ マイクロコンピュータとを備えたデバッグ装置で
あって、Ｉ／Ｏポート１１４の入出力ポートまたは制御
信号等の入出力端子の状態をラッチ回路１１８に保持
し、このデータとスレーブ マイクロコンピュータ１１
１によりプログラムを実行しているときの内部バス動作
内容をラッチ回路１１９で保持し、２つのラッチ回路の
出力信号をコンパレータ１２１で比較し、不一致時にフ
ラグ（Ｆｌａｇ）及びブレーク用のトリガ信号（ＴＲ
Ｇ）を出力する。
Description
【０００１】
【産業上の利用分野】本発明はシステムのデバッグ技
術、特に、マイクロピュータを搭載したシステムの誤動
作を検出するために用いて効果のある技術に関するもの
である。
術、特に、マイクロピュータを搭載したシステムの誤動
作を検出するために用いて効果のある技術に関するもの
である。
【０００２】
【従来の技術】マイクロコンピュータの応用機器の開発
においては、システムのデバッグや詳細な評価を行うこ
とを目的として、インサーキット エミュレータが用い
られる。この種のエミュレータには、例えば、日立マイ
クロコンピュータエンジニアリング株式会社、昭和６３
年１０月１日発行「日立マイコン技報」Ｖｏｌ．２，Ｎ
ｏ．２、Ｐ２１〜２７に記載のものがあり、その概略構
成は図２の如くである。
においては、システムのデバッグや詳細な評価を行うこ
とを目的として、インサーキット エミュレータが用い
られる。この種のエミュレータには、例えば、日立マイ
クロコンピュータエンジニアリング株式会社、昭和６３
年１０月１日発行「日立マイコン技報」Ｖｏｌ．２，Ｎ
ｏ．２、Ｐ２１〜２７に記載のものがあり、その概略構
成は図２の如くである。
【０００３】デバッグを行うインサーキット エミュレ
ータ１００には、ソフトウェア開発用の親計算機（ホス
トコンピュータ）２００がシリアル回線２０１を介して
接続されている。さらに、インサーキット エミュレー
タ１００には、ケーブル１０１が接続され、その先端に
はソケット１０２が接続されている。このソケット１０
２には、デバッグ対象の応用機器３００側のソケットが
接続されている。
ータ１００には、ソフトウェア開発用の親計算機（ホス
トコンピュータ）２００がシリアル回線２０１を介して
接続されている。さらに、インサーキット エミュレー
タ１００には、ケーブル１０１が接続され、その先端に
はソケット１０２が接続されている。このソケット１０
２には、デバッグ対象の応用機器３００側のソケットが
接続されている。
【０００４】応用機器３００はユーザによって開発され
た機器であり、そのシステム構成に応じて種々のデバイ
スが搭載されている。また、親計算機２００は、本体
部、ディスプレイ装置、キーボードなどを備えて構成さ
れている。
た機器であり、そのシステム構成に応じて種々のデバイ
スが搭載されている。また、親計算機２００は、本体
部、ディスプレイ装置、キーボードなどを備えて構成さ
れている。
【０００５】図３はインサーキット エミュレータ１０
０の内部構成を示すブロック図である。
０の内部構成を示すブロック図である。
【０００６】インサーキット エミュレータ１００は、
デバッグ処理の全体を管理するマスタ マイクロコンピ
ュータ１０３（第２のマイクロコンピュータ）を主体に
構成され、マスタバス１０４を介して、シリアル回線２
０１に接続されるシリアルインタフェース１０５、エミ
ュレーション制御部１０６、ブレーク処理を実行するブ
レーク制御部１０７、トレース処理を実行した結果を記
憶するトレースメモリ部１０８、代行メモリ部１０９の
各々が接続されている。
デバッグ処理の全体を管理するマスタ マイクロコンピ
ュータ１０３（第２のマイクロコンピュータ）を主体に
構成され、マスタバス１０４を介して、シリアル回線２
０１に接続されるシリアルインタフェース１０５、エミ
ュレーション制御部１０６、ブレーク処理を実行するブ
レーク制御部１０７、トレース処理を実行した結果を記
憶するトレースメモリ部１０８、代行メモリ部１０９の
各々が接続されている。
【０００７】さらに、エミュレーション制御部１０６、
ブレーク制御部１０７、トレースメモリ部１０８及び代
行メモリ部１０９の各々にはスレーブバス１１０が接続
され、このスレーブバス１１０にはスレーブ マイクロ
コンピュータ１１１（第１のマイクロコンピュータ）が
接続されている。そして、スレーブ マイクロコンピュ
ータ１１１には、ケーブル１０１の接続されたユーザイ
ンタフェース１１２が接続されている。また、トレース
メモリ部１０８には、デバッグ情報を引き出すためのプ
ローブ１１３が接続されている。
ブレーク制御部１０７、トレースメモリ部１０８及び代
行メモリ部１０９の各々にはスレーブバス１１０が接続
され、このスレーブバス１１０にはスレーブ マイクロ
コンピュータ１１１（第１のマイクロコンピュータ）が
接続されている。そして、スレーブ マイクロコンピュ
ータ１１１には、ケーブル１０１の接続されたユーザイ
ンタフェース１１２が接続されている。また、トレース
メモリ部１０８には、デバッグ情報を引き出すためのプ
ローブ１１３が接続されている。
【０００８】図３の構成においては、デバッグを行うに
際しては、インサーキット エミュレータ１００のソケ
ット１０２を応用機器３００（図２参照）に実装されて
いるマイクロコンピュータ（以下、これを「ターゲット
マイクロコンピュータ」という）に接続し、親計算機
２００によって必要な条件設定及び指令を入力する。イ
ンサーキット エミュレータ１００のスレーブ マイク
ロコンピュータ１１１は、ユーザ側のマイクロコンピュ
ータの機能を代行するようなエミュレーション機能を備
えている。スレーブ マイクロコンピュータ１１１は、
代行制御という性質上、応用機器３００のターゲット
マイクロコンピュータと同等の機能を有している。
際しては、インサーキット エミュレータ１００のソケ
ット１０２を応用機器３００（図２参照）に実装されて
いるマイクロコンピュータ（以下、これを「ターゲット
マイクロコンピュータ」という）に接続し、親計算機
２００によって必要な条件設定及び指令を入力する。イ
ンサーキット エミュレータ１００のスレーブ マイク
ロコンピュータ１１１は、ユーザ側のマイクロコンピュ
ータの機能を代行するようなエミュレーション機能を備
えている。スレーブ マイクロコンピュータ１１１は、
代行制御という性質上、応用機器３００のターゲット
マイクロコンピュータと同等の機能を有している。
【０００９】スレーブ マイクロコンピュータ１１１に
よるエミュレーションの実行中にターゲット マイクロ
コンピュータのマシンサイクル単位に各種データやステ
ータス信号などをトレースメモリ部１０８によってサン
プリングする。具体的には、ロジックアナライザのよう
な機能を有し、サンプリング結果は代行メモリ部１０９
に格納される。
よるエミュレーションの実行中にターゲット マイクロ
コンピュータのマシンサイクル単位に各種データやステ
ータス信号などをトレースメモリ部１０８によってサン
プリングする。具体的には、ロジックアナライザのよう
な機能を有し、サンプリング結果は代行メモリ部１０９
に格納される。
【００１０】また、スレーブ マイクロコンピュータ１
１１による応用機器３００の制御動作を停止させるブレ
ーク機能等の各種のデバッグ機能が備えられている。さ
らに、サンプリングの対象となる信号には、エミュレー
タ外部の信号もプローブ１１３を通じて取り込むことが
できる。
１１による応用機器３００の制御動作を停止させるブレ
ーク機能等の各種のデバッグ機能が備えられている。さ
らに、サンプリングの対象となる信号には、エミュレー
タ外部の信号もプローブ１１３を通じて取り込むことが
できる。
【００１１】なお、ポートまたは制御信号等の入出力端
子に対してアクセスがあった場合、内部バスまたは外部
端子のいずれかの情報のみを使用して表示またはトレー
スを取得する。
子に対してアクセスがあった場合、内部バスまたは外部
端子のいずれかの情報のみを使用して表示またはトレー
スを取得する。
【００１２】なお、代行メモリ部１０９は、ターゲット
マイクロコンピュータを搭載した応用機器３００にメ
モリが用意されていない場合に代用されるメモリであ
る。
マイクロコンピュータを搭載した応用機器３００にメ
モリが用意されていない場合に代用されるメモリであ
る。
【００１３】
【発明が解決しようとする課題】ところが、前記のよう
に、ポートまたは制御信号等の入出力端子へのアクセス
に対して、内部バスまたは外部端子のいずれかの情報の
みを使用して表示またはトレースを取得する機能を備え
たデバッグ技術は、ポートまたは制御信号等の入出力端
子において応用機器３００側との信号の授受に障害が発
生したり誤動作が生じていても、それを検出するのが困
難であり、デバッグ効率を低下させるという問題のある
ことが本発明者によって見いだされた。
に、ポートまたは制御信号等の入出力端子へのアクセス
に対して、内部バスまたは外部端子のいずれかの情報の
みを使用して表示またはトレースを取得する機能を備え
たデバッグ技術は、ポートまたは制御信号等の入出力端
子において応用機器３００側との信号の授受に障害が発
生したり誤動作が生じていても、それを検出するのが困
難であり、デバッグ効率を低下させるという問題のある
ことが本発明者によって見いだされた。
【００１４】そこで、本発明の目的は、エミュレーショ
ンにおける異常動作検出機能を向上させ、デバッグ効率
の向上を図ることが可能な技術を提供することにある。
ンにおける異常動作検出機能を向上させ、デバッグ効率
の向上を図ることが可能な技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【００１７】すなわち、デバッグ対象の機器に搭載され
るマイクロコンピュータの機能を代行する第１のマイク
ロコンピュータと、デバッグ処理の為の制御を実行する
第２のマイクロコンピュータとを備えたデバッグ装置で
あって、入出力ポートまたは制御信号等の入出力端子の
状態を監視し、この監視結果と前記第１のマイクロコン
ピュータによりプログラムを実行しているときの内部バ
ス動作内容とを比較し、不一致時に所定の信号を出力す
る比較手段を具備するようにしている。
るマイクロコンピュータの機能を代行する第１のマイク
ロコンピュータと、デバッグ処理の為の制御を実行する
第２のマイクロコンピュータとを備えたデバッグ装置で
あって、入出力ポートまたは制御信号等の入出力端子の
状態を監視し、この監視結果と前記第１のマイクロコン
ピュータによりプログラムを実行しているときの内部バ
ス動作内容とを比較し、不一致時に所定の信号を出力す
る比較手段を具備するようにしている。
【００１８】
【作用】上記した手段によれば、ユーザプログラムの実
行中に内部データとポートまたは制御信号等の入出力端
子の状態の判定、すなわち実際の情報と予想される情報
とを比較手段により比較することにより、その結果が不
一致であれば異常動作であると判定することができる。
これにより、ポートまたは制御信号等の入出力端子に対
するチェック機能及びブレーク機能を高めることがで
き、全体のデバッグ効果を向上させることができる。
行中に内部データとポートまたは制御信号等の入出力端
子の状態の判定、すなわち実際の情報と予想される情報
とを比較手段により比較することにより、その結果が不
一致であれば異常動作であると判定することができる。
これにより、ポートまたは制御信号等の入出力端子に対
するチェック機能及びブレーク機能を高めることがで
き、全体のデバッグ効果を向上させることができる。
【００１９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２０】図１は本発明によるデバッグ装置の一実施
例を示すブロック図である。ここでは、インサーキット
・エミュレータに適用した例を示している。なお、図１
においては、図２に示したと同一であるものには同一引
用数字を用いたので、以下においては重複する説明を省
略する。また、図１においては、親計算機２００との接
続に関する部分、及び本発明に直接に関係ない部分につ
いては図示を省略している。さらに、図示を省略してい
るが、ユーザプログラム実行中とブレーク条件の設定、
トレースメモリ内容の参照時のバスを切り換えるマルチ
プレクサ等も備えている。
例を示すブロック図である。ここでは、インサーキット
・エミュレータに適用した例を示している。なお、図１
においては、図２に示したと同一であるものには同一引
用数字を用いたので、以下においては重複する説明を省
略する。また、図１においては、親計算機２００との接
続に関する部分、及び本発明に直接に関係ない部分につ
いては図示を省略している。さらに、図示を省略してい
るが、ユーザプログラム実行中とブレーク条件の設定、
トレースメモリ内容の参照時のバスを切り換えるマルチ
プレクサ等も備えている。
【００２１】スレーブ マイクロコンピュータ１１１に
は、Ｉ／Ｏ（入出力）ポート１１４、スレーブデータバ
ス１１５、スレーブアドレスバス１１６、及び制御バス
１１７の各々が接続されている。Ｉ／Ｏポート１１４に
はユーザインタフェース１１２が接続され、このユーザ
インタフェース１１２にはラッチ回路１１８が接続され
ている。
は、Ｉ／Ｏ（入出力）ポート１１４、スレーブデータバ
ス１１５、スレーブアドレスバス１１６、及び制御バス
１１７の各々が接続されている。Ｉ／Ｏポート１１４に
はユーザインタフェース１１２が接続され、このユーザ
インタフェース１１２にはラッチ回路１１８が接続され
ている。
【００２２】また、スレーブデータバス１１５にはラッ
チ回路１１９が接続され、スレーブアドレスバス１１６
及び制御バス１１７にはデコーダ１２０が接続されてい
る。このデコーダ１２０のクロック信号ＣＫ１はラッチ
回路１１８に印加され、クロック信号ＣＫ２はラッチ回
路１１９に印加されている。
チ回路１１９が接続され、スレーブアドレスバス１１６
及び制御バス１１７にはデコーダ１２０が接続されてい
る。このデコーダ１２０のクロック信号ＣＫ１はラッチ
回路１１８に印加され、クロック信号ＣＫ２はラッチ回
路１１９に印加されている。
【００２３】ラッチ回路１１８にはコンパレータ１２１
が接続され、このラッチ回路１１８にはラッチ回路１１
８，１１９の各出力信号及びデコーダ１２０のイネーブ
ル信号ＥＮが印加されており、これら入力信号に基づい
てフラグ（Ｆｌａｇ）及びトリガ（ＴＲＧ）信号を出力
する。なお、ブレーク制御部１０７は、ユーザプログラ
ムの実行やトレースの停止条件を設定し、条件が成立し
たときにユーザプログラムを停止させる機能を備えてい
る。
が接続され、このラッチ回路１１８にはラッチ回路１１
８，１１９の各出力信号及びデコーダ１２０のイネーブ
ル信号ＥＮが印加されており、これら入力信号に基づい
てフラグ（Ｆｌａｇ）及びトリガ（ＴＲＧ）信号を出力
する。なお、ブレーク制御部１０７は、ユーザプログラ
ムの実行やトレースの停止条件を設定し、条件が成立し
たときにユーザプログラムを停止させる機能を備えてい
る。
【００２４】以上の構成において、ユーザプログラムに
よりユーザインタフェース１１２に対してアクセスがあ
った場合、ユーザプログラム処理による内部のスレーブ
データバス情報（予めユーザが、こういう結果が得られ
るはずであるとしてプログラムの特定のポイントに入れ
た情報）がスレーブ マイクロコンピュータ１１１を介
してラッチ回路１１９に送出され、このラッチ回路１１
９に保持される。また、実際にユーザインタフェース１
１２における端子状態がラッチ回路１１８に保持され
る。ラッチ回路１１８，１１９の保持内容はコンパレー
タ１２１によって比較される。
よりユーザインタフェース１１２に対してアクセスがあ
った場合、ユーザプログラム処理による内部のスレーブ
データバス情報（予めユーザが、こういう結果が得られ
るはずであるとしてプログラムの特定のポイントに入れ
た情報）がスレーブ マイクロコンピュータ１１１を介
してラッチ回路１１９に送出され、このラッチ回路１１
９に保持される。また、実際にユーザインタフェース１
１２における端子状態がラッチ回路１１８に保持され
る。ラッチ回路１１８，１１９の保持内容はコンパレー
タ１２１によって比較される。
【００２５】コンパレータ１２１でデータの不一致が判
定された場合、それを他の回路に知らせる検出信号（フ
ラグ）がコンパレータ１２１から出力され、検出時のト
レース情報の取得を行うことができる（制御を必要とせ
ず、検出情報のみがあればよい場合に用いる）。また、
ユーザプログラムの実行を停止するためのトリガ信号を
ブレーク制御部１０７に送出し、スレーブ マイクロコ
ンピュータ１１１を停止させる。これによりエミュレー
ションは停止する。
定された場合、それを他の回路に知らせる検出信号（フ
ラグ）がコンパレータ１２１から出力され、検出時のト
レース情報の取得を行うことができる（制御を必要とせ
ず、検出情報のみがあればよい場合に用いる）。また、
ユーザプログラムの実行を停止するためのトリガ信号を
ブレーク制御部１０７に送出し、スレーブ マイクロコ
ンピュータ１１１を停止させる。これによりエミュレー
ションは停止する。
【００２６】例えば、ユーザプログラムの実行中にＩ／
Ｏポート１１４等のユーザインタフェース１１２の各端
子において、応用機器３００との間で信号の競合等が発
生した場合、ラッチ回路１１８，１１９のデータに相違
が生じ、コンパレータ１２１によって異常検出が可能に
なる。具体例をあげると、Ｉ／Ｏポート１１４における
或る端子のレベルが“Ｈ”レベルであるとき、ラッチ回
路１１８の監視入力が“Ｌ”レベルであると、スレーブ
データバス１１５は“Ｈ”レベルである。したがって、
コンパレータ１２１は、“Ｈ”レベルのデータと“Ｌ”
レベルのデータとの比較を行うことになり、両者は不一
致であるためにフラグ及びトリガ信号が出力される。
Ｏポート１１４等のユーザインタフェース１１２の各端
子において、応用機器３００との間で信号の競合等が発
生した場合、ラッチ回路１１８，１１９のデータに相違
が生じ、コンパレータ１２１によって異常検出が可能に
なる。具体例をあげると、Ｉ／Ｏポート１１４における
或る端子のレベルが“Ｈ”レベルであるとき、ラッチ回
路１１８の監視入力が“Ｌ”レベルであると、スレーブ
データバス１１５は“Ｈ”レベルである。したがって、
コンパレータ１２１は、“Ｈ”レベルのデータと“Ｌ”
レベルのデータとの比較を行うことになり、両者は不一
致であるためにフラグ及びトリガ信号が出力される。
【００２７】なお、ラッチ回路１１８，１１９にデータ
を取り込むタイミング及びコンパレータ１２１による比
較開始のタイミングはデコーダ１２０で取られ、ラッチ
回路１１８，１１９に対してはクロック信号ＣＫ１，Ｃ
Ｋ２が用いられ、コンパレータ１２１に対してはイネー
ブルＥＮ信号が用いられる。
を取り込むタイミング及びコンパレータ１２１による比
較開始のタイミングはデコーダ１２０で取られ、ラッチ
回路１１８，１１９に対してはクロック信号ＣＫ１，Ｃ
Ｋ２が用いられ、コンパレータ１２１に対してはイネー
ブルＥＮ信号が用いられる。
【００２８】以上のように、本発明によれば、ユーザプ
ログラムの実行中、リアルタイムに外部端子状態をチェ
ックしながらエミュレーション動作を続けることがで
き、デバッグ効率を向上させることができる。
ログラムの実行中、リアルタイムに外部端子状態をチェ
ックしながらエミュレーション動作を続けることがで
き、デバッグ効率を向上させることができる。
【００２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００３０】例えば、データ比較は、ユーザインタフェ
ース１１２にアクセスがあった時にのみ行うものとした
が、ラッチ回路１１８をバッファに代え、イネーブル信
号ＥＮの範囲を変更することにより、更に比較検出範囲
を拡大することができる。ラッチ回路の場合はワンポイ
ントであるため、その次のデータに僅かでも時間遅れが
あると違った結果になる恐れがある。しかし、バッファ
を用いることにより、或る一定時間、１回のアクセスに
対する比較をみることができ、確実な判定が可能にな
る。
ース１１２にアクセスがあった時にのみ行うものとした
が、ラッチ回路１１８をバッファに代え、イネーブル信
号ＥＮの範囲を変更することにより、更に比較検出範囲
を拡大することができる。ラッチ回路の場合はワンポイ
ントであるため、その次のデータに僅かでも時間遅れが
あると違った結果になる恐れがある。しかし、バッファ
を用いることにより、或る一定時間、１回のアクセスに
対する比較をみることができ、確実な判定が可能にな
る。
【００３１】さらに、ラッチ回路１１９に代え、予測デ
ータを書き込むことのできる回路を設け、プログラムの
懸念のある部分を予め書き込んでおき、指定のタイミン
グで実行中のデータとの比較を行うこともできる。
ータを書き込むことのできる回路を設け、プログラムの
懸念のある部分を予め書き込んでおき、指定のタイミン
グで実行中のデータとの比較を行うこともできる。
【００３２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３３】すなわち、デバッグ対象の機器に搭載され
るマイクロコンピュータの機能を代行する第１のマイク
ロコンピュータと、デバッグ処理の為の制御を実行する
第２のマイクロコンピュータとを備えたデバッグ装置で
あって、入出力ポートまたは制御信号等の入出力端子の
状態を監視し、この監視結果と前記第１のマイクロコン
ピュータによりプログラムを実行しているときの内部バ
ス動作内容とを比較し、不一致時に所定の信号を出力す
る比較手段を具備するようにしたので、ポートまたは制
御信号等の入出力端子に対するチェック機能及びブレー
ク機能を高めることができ、全体のデバッグ効果を向上
させることができる。
るマイクロコンピュータの機能を代行する第１のマイク
ロコンピュータと、デバッグ処理の為の制御を実行する
第２のマイクロコンピュータとを備えたデバッグ装置で
あって、入出力ポートまたは制御信号等の入出力端子の
状態を監視し、この監視結果と前記第１のマイクロコン
ピュータによりプログラムを実行しているときの内部バ
ス動作内容とを比較し、不一致時に所定の信号を出力す
る比較手段を具備するようにしたので、ポートまたは制
御信号等の入出力端子に対するチェック機能及びブレー
ク機能を高めることができ、全体のデバッグ効果を向上
させることができる。
【図１】本発明によるデバッグ装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】インサーキット エミュレータの一例における
概略構成を示すシステム構成図である。
概略構成を示すシステム構成図である。
【図３】図２に示すインサーキット エミュレータの内
部構成を示すブロック図である。
部構成を示すブロック図である。
１００ インサーキット エミュレータ １０１ ケーブル １０２ ソケット １０３ マスタ マイクロコンピュータ １０４ マスタバス １０５ シリアルインタフェース １０６ エミュレーション制御部 １０７ ブレーク制御部 １０８ トレースメモリ部 １０９ 代行メモリ部 １１０ スレーブバス １１１ スレーブ マイクロコンピュータ １１２ ユーザインタフェース １１３ プローブ １１４ Ｉ／Ｏポート １１５ スレーブデータバス １１６ スレーブアドレスバス １１７ 制御バス １１８ ラッチ回路 １１９ ラッチ回路 １２０ デコーダ １２１ コンパレータ ２００ 親計算機 ２０１ シリアル回線 ３００ 応用機器
Claims (4)
- 【請求項１】 デバッグ対象の機器に搭載されるマイク
ロコンピュータの機能を代行する第１のマイクロコンピ
ュータと、デバッグ処理の為の制御を実行する第２のマ
イクロコンピュータとを備えたデバッグ装置であって、
入出力ポートまたは制御信号等の入出力端子の状態を監
視し、この監視結果と前記第１のマイクロコンピュータ
によりプログラムを実行しているときの内部バス動作内
容とを比較し、不一致時に所定の信号を出力する比較手
段を具備することを特徴とするデバッグ装置。 - 【請求項２】 前記比較手段は、入出力ポートまたは制
御信号等の入出力端子の状態に関する情報を保持する第
１のラッチ回路と、プログラム実行中の内部バス動作に
関する情報を保持する第２のラッチ回路と、前記第１，
第２のラッチ回路の各出力信号を比較するコンパレータ
とから成ることを特徴とする請求項１記載のデバッグ装
置。 - 【請求項３】 前記第１のラッチ回路に代えてバッファ
回路を用いることを特徴とする請求項２記載のデバッグ
装置。 - 【請求項４】 前記比較手段により出力されるの信号
は、フラグまたはブレークを行わせるための信号である
ことを特徴とする請求項１記載のデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299279A JPH07152603A (ja) | 1993-11-30 | 1993-11-30 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299279A JPH07152603A (ja) | 1993-11-30 | 1993-11-30 | デバッグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152603A true JPH07152603A (ja) | 1995-06-16 |
Family
ID=17870492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299279A Withdrawn JPH07152603A (ja) | 1993-11-30 | 1993-11-30 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07152603A (ja) |
-
1993
- 1993-11-30 JP JP5299279A patent/JPH07152603A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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