JPH06266575A - エミュレータ - Google Patents
エミュレータInfo
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- JPH06266575A JPH06266575A JP5078752A JP7875293A JPH06266575A JP H06266575 A JPH06266575 A JP H06266575A JP 5078752 A JP5078752 A JP 5078752A JP 7875293 A JP7875293 A JP 7875293A JP H06266575 A JPH06266575 A JP H06266575A
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- trace
- signal
- emulator
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、固定サンプリングポイント
では取得不可能であったパルス信号等の検出を可能とす
ること、及びそのようなパルス信号等の検出を可能とす
ることにり、デバッグ効率の向上を図ることにある。 【構成】 サンプリング手段としてラッチ回路49、5
4を設け、それの動作クロックとして、セレクタ47に
よって選択されたものを使用する。それにより、ターゲ
ットターゲットシステムから入力されてくる信号に応じ
て、サンプルクロック信号を任意に変更可能とし、デバ
ッグ効率の向上を図る。
では取得不可能であったパルス信号等の検出を可能とす
ること、及びそのようなパルス信号等の検出を可能とす
ることにり、デバッグ効率の向上を図ることにある。 【構成】 サンプリング手段としてラッチ回路49、5
4を設け、それの動作クロックとして、セレクタ47に
よって選択されたものを使用する。それにより、ターゲ
ットターゲットシステムから入力されてくる信号に応じ
て、サンプルクロック信号を任意に変更可能とし、デバ
ッグ効率の向上を図る。
Description
【0001】
【産業上の利用分野】本発明は、デバッグ技術に関し、
例えばインサーキット・エミュレータに適用して有効な
技術に関する。
例えばインサーキット・エミュレータに適用して有効な
技術に関する。
【0002】
【従来の技術】マイクロコンピュータ応用機器の開発に
おいて、その応用システムのデバッグや、そのシステム
の詳細な評価を行うため、インサーキット・エミュレー
タが使用されている。かかるインサーキット・エミュレ
ータは、ソフトウェア開発用の親計算機(ホストコンピ
ュータ)などのシステム開発装置と、開発中の応用機器
との間に接続され、その応用機器に含まれるマイクロコ
ンピュータ(ターゲットマイクロコンピュータ)の機能
を代行する一方でデバッガとしての機能を持ち、詳細な
システムデバッグを支援する。このようなインサーキッ
ト・エミュレータにおいては、応用機器側のハードウェ
アおよびソフトウェアの評価を可能とする手段としての
ブレーク機能、トレース機能の他に、ユーザプログラム
のエディット機能がある。
おいて、その応用システムのデバッグや、そのシステム
の詳細な評価を行うため、インサーキット・エミュレー
タが使用されている。かかるインサーキット・エミュレ
ータは、ソフトウェア開発用の親計算機(ホストコンピ
ュータ)などのシステム開発装置と、開発中の応用機器
との間に接続され、その応用機器に含まれるマイクロコ
ンピュータ(ターゲットマイクロコンピュータ)の機能
を代行する一方でデバッガとしての機能を持ち、詳細な
システムデバッグを支援する。このようなインサーキッ
ト・エミュレータにおいては、応用機器側のハードウェ
アおよびソフトウェアの評価を可能とする手段としての
ブレーク機能、トレース機能の他に、ユーザプログラム
のエディット機能がある。
【0003】尚、インサーキット・エミュレータについ
て記載された文献の例としては、昭和63年10月1日
に日立マイクロコンピュータエンジニアリング株式会社
より発行された「日立マイコン技報(第2巻、第2
号)」がある。
て記載された文献の例としては、昭和63年10月1日
に日立マイクロコンピュータエンジニアリング株式会社
より発行された「日立マイコン技報(第2巻、第2
号)」がある。
【0004】
【発明が解決しようとする課題】しかしながら、上記ト
レース機能で取得できる一般的な情報としてはターゲッ
トマイクロコンピュータから出力されるアドレスバス、
データバスおよび、コントロール信号のほか、プローブ
を介して取込まれる外部信号があるが、それらのトレー
スサンプリングのタイミングは全て同じであり、またそ
のタイミングもデバッグ装置を供給しているメーカ側の
設計したクロックによるもので、ターゲットシステムか
ら入力されてくる信号のタイミングによっては、トレー
ス情報として記録されない場合や、次のサイクル分のデ
ータとして扱われることがあり、かかる場合には、実際
の動作を正しく把握するのが困難とされる。
レース機能で取得できる一般的な情報としてはターゲッ
トマイクロコンピュータから出力されるアドレスバス、
データバスおよび、コントロール信号のほか、プローブ
を介して取込まれる外部信号があるが、それらのトレー
スサンプリングのタイミングは全て同じであり、またそ
のタイミングもデバッグ装置を供給しているメーカ側の
設計したクロックによるもので、ターゲットシステムか
ら入力されてくる信号のタイミングによっては、トレー
ス情報として記録されない場合や、次のサイクル分のデ
ータとして扱われることがあり、かかる場合には、実際
の動作を正しく把握するのが困難とされる。
【0005】本発明の目的は、固定サンプリングポイン
トでは取得不可能であったパルス信号等の検出を可能と
することにある。本発明の他の目的は、そのようなパル
ス信号等の検出を可能とすることにより、デバッグ効率
の向上を図ることにある。
トでは取得不可能であったパルス信号等の検出を可能と
することにある。本発明の他の目的は、そのようなパル
ス信号等の検出を可能とすることにより、デバッグ効率
の向上を図ることにある。
【0006】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0008】すなわち、サンプリング手段によるサンプ
リングのタイミングを変更するためのサンプリングタイ
ミング変更手段を含んでエミュレータを構成する。この
とき、上記サンプリング手段は、入力されるクロック信
号のタイミングで入力信号をラッチするためのラッチ回
路を含んで構成することができる。また、上記サンプリ
ングタイミング変更手段は、互いに異なる複数のクロッ
ク信号から上記サンプリングに関与させるクロック信号
を選択するためのセレクタを含んで構成することができ
る。
リングのタイミングを変更するためのサンプリングタイ
ミング変更手段を含んでエミュレータを構成する。この
とき、上記サンプリング手段は、入力されるクロック信
号のタイミングで入力信号をラッチするためのラッチ回
路を含んで構成することができる。また、上記サンプリ
ングタイミング変更手段は、互いに異なる複数のクロッ
ク信号から上記サンプリングに関与させるクロック信号
を選択するためのセレクタを含んで構成することができ
る。
【0009】
【作用】上記した手段によれば、上記サンプリングタイ
ミング変更手段は、上記サンプリング手段によるサンプ
リングのタイミングを、デバッグの目的とされる信号に
応じて変更可能とし、このことが、デバッグの効率向上
を達成する。
ミング変更手段は、上記サンプリング手段によるサンプ
リングのタイミングを、デバッグの目的とされる信号に
応じて変更可能とし、このことが、デバッグの効率向上
を達成する。
【0010】
【実施例】図2には本発明の一実施例であるインサーキ
ット・エミュレータを含むマイクロコンピュータ開発用
システムが示される。
ット・エミュレータを含むマイクロコンピュータ開発用
システムが示される。
【0011】図2に示されるインサーキット・エミュレ
ータ2は、親計算機等のシステム開発装置1と、デバッ
グ対象装置としてのマイクロプロセッサ応用機器3との
間に接続され、その応用機器3に含まれるターゲットマ
イクロプロセッサの機能を代行する一方でデバッガとし
ての機能を持ち、詳細なシステムデバッグを支援する。
システム開発装置1とインサーキット・エミュレータ2
とはシリアル回線バスラインによって結合され、このバ
スラインによって両者間でのデータのやりとりが可能と
される。また、インサーキット・エミュレータ2からは
ケーブル4が引き出され、このケーブル4の先端に設け
られたプラグ4aが、応用機器3のターゲットマイクロ
プロセッサ用ソケット5に結合されることにより、イン
サーキット・エミュレータ2において所定のエミュレー
ション動作が可能とされる。
ータ2は、親計算機等のシステム開発装置1と、デバッ
グ対象装置としてのマイクロプロセッサ応用機器3との
間に接続され、その応用機器3に含まれるターゲットマ
イクロプロセッサの機能を代行する一方でデバッガとし
ての機能を持ち、詳細なシステムデバッグを支援する。
システム開発装置1とインサーキット・エミュレータ2
とはシリアル回線バスラインによって結合され、このバ
スラインによって両者間でのデータのやりとりが可能と
される。また、インサーキット・エミュレータ2からは
ケーブル4が引き出され、このケーブル4の先端に設け
られたプラグ4aが、応用機器3のターゲットマイクロ
プロセッサ用ソケット5に結合されることにより、イン
サーキット・エミュレータ2において所定のエミュレー
ション動作が可能とされる。
【0012】図3には上記インサーキット・エミュレー
タ2の詳細な構造が示される。
タ2の詳細な構造が示される。
【0013】図3に示されるようにインサーキット・エ
ミュレータ2には、マイクロプロセッサ応用機器3に含
まれるターゲットマイクロプロセッサの機能を代行して
その応用機器の動作制御すなわちエミュレーションを行
うためのスレーブマイクロプロセッサ(以下、SMCU
と記す)11と、各種デバッグ機能を達成するための制
御を司るマイクロプロセッサ(以下、MMCUと記す)
16が設けられる。
ミュレータ2には、マイクロプロセッサ応用機器3に含
まれるターゲットマイクロプロセッサの機能を代行して
その応用機器の動作制御すなわちエミュレーションを行
うためのスレーブマイクロプロセッサ(以下、SMCU
と記す)11と、各種デバッグ機能を達成するための制
御を司るマイクロプロセッサ(以下、MMCUと記す)
16が設けられる。
【0014】SMCU11が応用機器3におけるターゲ
ットマイクロプロセッサの機能を代行制御(エミュレー
ション)するとき、SMCU11はMMCU16の制御
から切り離され、またSMCU11の制御動作状態が予
め定められている状態に到達してブレークされるとき、
MMCU16の制御を受けることになる。このような制
御状態の切換えがエミュレーション制御部12によって
行われる。
ットマイクロプロセッサの機能を代行制御(エミュレー
ション)するとき、SMCU11はMMCU16の制御
から切り離され、またSMCU11の制御動作状態が予
め定められている状態に到達してブレークされるとき、
MMCU16の制御を受けることになる。このような制
御状態の切換えがエミュレーション制御部12によって
行われる。
【0015】インサーキット・エミュレータ2には、上
記エミュレーション制御部12の他に、SMCU11の
制御状態やスレーブバス21の状態を監視して、その状
態が予め設定された状態に達したときエミュレーション
動作を停止するためのブレーク制御部13、スレーブバ
ス21に与えられるデータやアドレス、さらにはプロー
ブ19を介して取込まれる各種制御情報を逐次トレース
して蓄えるリアルタイムトレース部14、応用機器3に
含まれるべきデータメモリやプログラムを格納するため
の代行メモリ部15を有し、それらが、スレーブバス2
1を介してSMCU11に、またマスタバス22を介し
てMMCU16に接続されている。そして上記各ブロッ
クの機能実行は、インサーキット・エミュレータ2に接
続された親計算機のコンソール10によってコントロー
ルされる。
記エミュレーション制御部12の他に、SMCU11の
制御状態やスレーブバス21の状態を監視して、その状
態が予め設定された状態に達したときエミュレーション
動作を停止するためのブレーク制御部13、スレーブバ
ス21に与えられるデータやアドレス、さらにはプロー
ブ19を介して取込まれる各種制御情報を逐次トレース
して蓄えるリアルタイムトレース部14、応用機器3に
含まれるべきデータメモリやプログラムを格納するため
の代行メモリ部15を有し、それらが、スレーブバス2
1を介してSMCU11に、またマスタバス22を介し
てMMCU16に接続されている。そして上記各ブロッ
クの機能実行は、インサーキット・エミュレータ2に接
続された親計算機のコンソール10によってコントロー
ルされる。
【0016】さらにインサーキット・エミュレータ2内
には、MMCU16がコンソール10との間でデータ通
信を行うためのシリアルインタフェス回路17が設けら
れ、また、SMCU11からは、インタフェース回路1
8を介してケーブル4が引き出されている。
には、MMCU16がコンソール10との間でデータ通
信を行うためのシリアルインタフェス回路17が設けら
れ、また、SMCU11からは、インタフェース回路1
8を介してケーブル4が引き出されている。
【0017】図1には上記トレースメモリ部14の詳細
な構成例が示される。
な構成例が示される。
【0018】スレーブバス21には、スレーブデータバ
ス30、スレーブコントロールバス31、及びスレーブ
アドレスバス32が含まれ、マスタバス22には、マス
タデータバス33、及びマスタアドレスバス34が含ま
れる。トレース情報を蓄積するためのトレースメモリ4
4が配置され、それの前段には、A入力端子、及びB入
力端子群からの入力信号を選択的に上記トレースメモリ
44へ伝達するためのマルチプレクサ42、43が配置
される。すなわち、マルチプレクサ42においてA入力
端子群が選択された場合にはラッチ回路48の出力信号
が、メモリデータバス51を介してトレースメモリ44
へ伝達可能とされ、またB入力端子群が選択された場合
にはマスタデータバス33の信号が、メモリデータバス
51を介してトレースメモリ44へ伝達可能とされる。
そして、マスチプレクサ43においてA入力端子群が選
択された場合には、トレースカウンタ52のカウント出
力及びマスタリードライト信号R/Wが、それぞれアド
レスバス53、リードライト信号ラインTWRを介して
トレースメモリ44へ伝達可能とされ、また、B入力端
子群が選択された場合にはマスタアドレスバス33のア
ドレス、及びスレーブリードライト信号R/Wが、それ
ぞれアドレスバス53、リードライト信号ラインTWR
を介してトレースメモリ44へ伝達可能とされる。
ス30、スレーブコントロールバス31、及びスレーブ
アドレスバス32が含まれ、マスタバス22には、マス
タデータバス33、及びマスタアドレスバス34が含ま
れる。トレース情報を蓄積するためのトレースメモリ4
4が配置され、それの前段には、A入力端子、及びB入
力端子群からの入力信号を選択的に上記トレースメモリ
44へ伝達するためのマルチプレクサ42、43が配置
される。すなわち、マルチプレクサ42においてA入力
端子群が選択された場合にはラッチ回路48の出力信号
が、メモリデータバス51を介してトレースメモリ44
へ伝達可能とされ、またB入力端子群が選択された場合
にはマスタデータバス33の信号が、メモリデータバス
51を介してトレースメモリ44へ伝達可能とされる。
そして、マスチプレクサ43においてA入力端子群が選
択された場合には、トレースカウンタ52のカウント出
力及びマスタリードライト信号R/Wが、それぞれアド
レスバス53、リードライト信号ラインTWRを介して
トレースメモリ44へ伝達可能とされ、また、B入力端
子群が選択された場合にはマスタアドレスバス33のア
ドレス、及びスレーブリードライト信号R/Wが、それ
ぞれアドレスバス53、リードライト信号ラインTWR
を介してトレースメモリ44へ伝達可能とされる。
【0019】本実施例では、システムクロックSCKの
タイミングにより入力データを保持するラッチ回路4
8、55と、それの前段に配置されたラッチ回路49、
54を有する。ラッチ回路49、54はセレクタ47か
ら選択的に出力されたクロックによって入力データをラ
ッチする。特に制限されないが、本実施例では互いに発
振周波数の異なるクロック源45、46と、それの出力
を分周するためのカウンタ56、57とを有し、このカ
ウンタ56、57による分周出力が後段のセレクタ47
の入力端子に伝達されるようになっている。また、上記
クロック源45、46とは別に、ユーザによって用意さ
れたクロックの入力を可能とするため、専用のユーザサ
ンプルクロック入力端子59が設けられ、この端子59
を介して取込まれたユーザサンプルクロックUCKは、
バッファ58を介して上記セレクタ47へ伝達されるよ
うになっている。そのようにセレクタ47に入力された
複数のクロックが選択的に上記ラッチ回路49、59、
及びトレース制御部41に伝達されることにより、当該
クロックのタイミングに同期したトレースが可能とされ
る。換言すれば、トレース情報のサンプリング手段とし
てのラッチ回路49、54の動作タイミングを、セレク
タ47でのクロック選択によって変更することができ、
そのようなサンプリングタイミングの変更により、目的
とする信号に適したタイミングの設定が可能とされる。
尚、プローブ19からの信号等の外部入力信号は、イン
タフェース60を介してラッチ回路49に伝達されるよ
うになっている。
タイミングにより入力データを保持するラッチ回路4
8、55と、それの前段に配置されたラッチ回路49、
54を有する。ラッチ回路49、54はセレクタ47か
ら選択的に出力されたクロックによって入力データをラ
ッチする。特に制限されないが、本実施例では互いに発
振周波数の異なるクロック源45、46と、それの出力
を分周するためのカウンタ56、57とを有し、このカ
ウンタ56、57による分周出力が後段のセレクタ47
の入力端子に伝達されるようになっている。また、上記
クロック源45、46とは別に、ユーザによって用意さ
れたクロックの入力を可能とするため、専用のユーザサ
ンプルクロック入力端子59が設けられ、この端子59
を介して取込まれたユーザサンプルクロックUCKは、
バッファ58を介して上記セレクタ47へ伝達されるよ
うになっている。そのようにセレクタ47に入力された
複数のクロックが選択的に上記ラッチ回路49、59、
及びトレース制御部41に伝達されることにより、当該
クロックのタイミングに同期したトレースが可能とされ
る。換言すれば、トレース情報のサンプリング手段とし
てのラッチ回路49、54の動作タイミングを、セレク
タ47でのクロック選択によって変更することができ、
そのようなサンプリングタイミングの変更により、目的
とする信号に適したタイミングの設定が可能とされる。
尚、プローブ19からの信号等の外部入力信号は、イン
タフェース60を介してラッチ回路49に伝達されるよ
うになっている。
【0020】トレース開始の際には、特に制限されない
が、トレース制御部41より、セレクト信号Sがハイレ
ベルにされることによってマルチプレクサ42、43の
A入力が選択される。それにより、スレーブバス21の
信号及び外部プローブ情報35がトレースメモリ44の
メモリデータバス51に伝達され、またトレースカウン
タ52の値、及びトレース制御部41からのスレーブリ
ードライト信号WRがトレースメモリ44のアドレスバ
ス53とライト信号TWRにそれぞれ入力され、トレー
ス情報の書込みが行われる。
が、トレース制御部41より、セレクト信号Sがハイレ
ベルにされることによってマルチプレクサ42、43の
A入力が選択される。それにより、スレーブバス21の
信号及び外部プローブ情報35がトレースメモリ44の
メモリデータバス51に伝達され、またトレースカウン
タ52の値、及びトレース制御部41からのスレーブリ
ードライト信号WRがトレースメモリ44のアドレスバ
ス53とライト信号TWRにそれぞれ入力され、トレー
ス情報の書込みが行われる。
【0021】また、ブレーク制御部13等の検出回路か
ら出力されるトリガ信号TRGの入力によりトレース制
御部41は、再びセレクト信号Sを反転させ、それによ
ってマルチプレクサ42、43はB入力を選択する。こ
のときMMCU16のマスタバス22の信号及びマスタ
リードライト信号R/Wがトレースメモリ44に伝達さ
れ、トレース情報の読出し及び追加書込みが可能とされ
る。
ら出力されるトリガ信号TRGの入力によりトレース制
御部41は、再びセレクト信号Sを反転させ、それによ
ってマルチプレクサ42、43はB入力を選択する。こ
のときMMCU16のマスタバス22の信号及びマスタ
リードライト信号R/Wがトレースメモリ44に伝達さ
れ、トレース情報の読出し及び追加書込みが可能とされ
る。
【0022】トレース開始前には、MMCU16よりク
ロックセレクタ47を介して任意のサンプルクロックを
選択、設定した後、ターゲットプログラムを実行すれば
良い。また、様々なサンプルクロックのタイミングに対
して常に安定したトレース取得を行うために、2段目の
ラッチ回路48、55でトレースデータを保持した後に
実際のトレースメモリ44に対してデータ書込みが行わ
れる。
ロックセレクタ47を介して任意のサンプルクロックを
選択、設定した後、ターゲットプログラムを実行すれば
良い。また、様々なサンプルクロックのタイミングに対
して常に安定したトレース取得を行うために、2段目の
ラッチ回路48、55でトレースデータを保持した後に
実際のトレースメモリ44に対してデータ書込みが行わ
れる。
【0023】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【0024】(1)従来技術に従えば、トレース対象と
される全ての信号のサンプリングがシステムクロックS
CKに基づいて行われていたため、しかもそのようなタ
イミングが固定的であったため、ターゲットシステムか
ら入力されてくる信号のタイミングによっては、トレー
ス情報として記録されない場合や、次のサイクル分のデ
ータとして扱われることがあるが、上記実施例によれ
ば、サンプリング手段としてラッチ回路49、54を設
け、それの動作クロックとして、セレクタ47によって
選択されたものを使用するようにしているので、ターゲ
ットシステムから入力されてくる様々な信号のタイミン
グに合わせて、サンプルクロック信号をユーザが指定可
能となるために、タイミング評価はもとより、従来のエ
ミュレータ等では検出(トレース)不可能であった信号
のトレースが可能となる。そしてそのようなトレースが
可能とされることにより、デバッグ効率の向上を図るこ
とができる。
される全ての信号のサンプリングがシステムクロックS
CKに基づいて行われていたため、しかもそのようなタ
イミングが固定的であったため、ターゲットシステムか
ら入力されてくる信号のタイミングによっては、トレー
ス情報として記録されない場合や、次のサイクル分のデ
ータとして扱われることがあるが、上記実施例によれ
ば、サンプリング手段としてラッチ回路49、54を設
け、それの動作クロックとして、セレクタ47によって
選択されたものを使用するようにしているので、ターゲ
ットシステムから入力されてくる様々な信号のタイミン
グに合わせて、サンプルクロック信号をユーザが指定可
能となるために、タイミング評価はもとより、従来のエ
ミュレータ等では検出(トレース)不可能であった信号
のトレースが可能となる。そしてそのようなトレースが
可能とされることにより、デバッグ効率の向上を図るこ
とができる。
【0025】(2)また、サンプリングタイミングを適
宜に切換えてトレースし、その結果を比較するようにす
れば、マージンチェックが可能である。
宜に切換えてトレースし、その結果を比較するようにす
れば、マージンチェックが可能である。
【0026】以上本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲において種々変更可能であ
る。
が、本発明は上記実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲において種々変更可能であ
る。
【0027】上記実施例では、複数のサンプルクロック
の中から必要なクロックを選択して使用する場合につい
て説明したが、トレースメモリを複数個配置し、互いに
異なるクロックでサンプルした結果を、対応するトレー
スメモリへ書込み、トレースデータ表示の際に、上記複
数のトレースメモリの蓄積情報を選択的に表示するよう
にしてもよい。
の中から必要なクロックを選択して使用する場合につい
て説明したが、トレースメモリを複数個配置し、互いに
異なるクロックでサンプルした結果を、対応するトレー
スメモリへ書込み、トレースデータ表示の際に、上記複
数のトレースメモリの蓄積情報を選択的に表示するよう
にしてもよい。
【0028】また、上記実施例では、クロック源45、
46やカウンタ56、57を備えたものについて説明し
たが、システムクロックSCKを適宜に分周することに
よって、当該システムクロックSCKとは異なるクロッ
クを生成しても良いし、互いに異なる複数のクロック信
号を全てエミュレータの外部から供給するようにしても
よい。
46やカウンタ56、57を備えたものについて説明し
たが、システムクロックSCKを適宜に分周することに
よって、当該システムクロックSCKとは異なるクロッ
クを生成しても良いし、互いに異なる複数のクロック信
号を全てエミュレータの外部から供給するようにしても
よい。
【0029】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0030】例えば、デバッグ目的の信号に応じてその
トレース用サンプリングクロックを任意に選択可能とな
り、システムデバッグの効率向上を図ることができる。
トレース用サンプリングクロックを任意に選択可能とな
り、システムデバッグの効率向上を図ることができる。
【0031】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるインサ
ーキット・エミュレータに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、テスタ
ー、及びロジックアナライザやその他のエミュレーショ
ンシステムに適用することができる。
なされた発明をその背景となった利用分野であるインサ
ーキット・エミュレータに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、テスタ
ー、及びロジックアナライザやその他のエミュレーショ
ンシステムに適用することができる。
【0032】本発明は、少なくともサンプリングされた
信号を蓄えるためのメモリを含むことを条件に適用する
ことができる。
信号を蓄えるためのメモリを含むことを条件に適用する
ことができる。
【0033】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0034】すなわち、サンプリングタイミング変更手
段を含むことにより、サンプリング手段によるサンプリ
ングのタイミングを、デバッグの目的とされる信号に応
じて変更することができるので、ターゲットシステムの
実際の動作を正しく把握することができ、それによりシ
ステムデバッグの効率向上を図ることができる。
段を含むことにより、サンプリング手段によるサンプリ
ングのタイミングを、デバッグの目的とされる信号に応
じて変更することができるので、ターゲットシステムの
実際の動作を正しく把握することができ、それによりシ
ステムデバッグの効率向上を図ることができる。
【図1】本発明の一実施例であるインサーキット・エミ
ュレータの主要部構成ブロック図である。
ュレータの主要部構成ブロック図である。
【図2】上記インサーキット・エミュレータを含むマイ
クロコンピュータ開発用システムのブロック図である。
クロコンピュータ開発用システムのブロック図である。
【図3】上記インサーキット・エミュレータの全体的な
構成ブロック図である。
構成ブロック図である。
1 システム開発装置 2 インサーキット・エミュレータ 3 応用機器 4 ケーブル 4a プラグ 5 ソケット 10 コンソール 11 SMCU 12 エミュレーション制御部 13 ブレーク制御部 14 トレースメモリ部 15 代行メモリ部 16 MMCU 17 シリアルインタフェース 18 インタフェース 19 プローブ 21 スレーブバス 22 マスタバス 30 スレーブデータバス 31 スレーブコントロールバス 32 スレーブアドレスバス 33 マスタデータバス 34 マスタアドレスバス 35 外部プローブ情報 41 トレース制御部 42,43 マルチプレクサ 44 トレースメモリ 45,46 クロック源 47 クロックセレクタ 48,49,54,55 ラッチ回路 51 メモリデータバス 52 トレースカウンタ 53 メモリアドレスバス 56 カウンタ 57 カウンタ 58 バッファ
Claims (4)
- 【請求項1】 エミュレーション実行中の各種信号をサ
ンプリングするためのサンプリング手段と、このサンプ
リング手段によってサンプリングされた信号を蓄えるた
めのトレースメモリとを含むエミュレータにおいて、上
記サンプリングのタイミングを変更するためのサンプリ
ングタイミング変更手段を含むことを特徴とするエミュ
レータ。 - 【請求項2】 上記サンプリング手段は、入力されるク
ロック信号のタイミングで入力信号をラッチするための
ラッチ回路を含む請求項1記載のエミュレータ。 - 【請求項3】 上記サンプリングタイミング変更手段
は、互いに異なる複数のクロック信号から上記サンプリ
ングに関与させるクロック信号を選択するためのセレク
タを含む請求項1又は2記載のエミュレータ。 - 【請求項4】 上記サンプリング手段によるサンプリン
グ対象を、エミュレータ本体の外部から与えられる信号
とした請求項1乃至3のいずれか1項に記載のエミュレ
ータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5078752A JPH06266575A (ja) | 1993-03-12 | 1993-03-12 | エミュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5078752A JPH06266575A (ja) | 1993-03-12 | 1993-03-12 | エミュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06266575A true JPH06266575A (ja) | 1994-09-22 |
Family
ID=13670632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5078752A Withdrawn JPH06266575A (ja) | 1993-03-12 | 1993-03-12 | エミュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06266575A (ja) |
-
1993
- 1993-03-12 JP JP5078752A patent/JPH06266575A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |