JPS6310456B2 - - Google Patents
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- Publication number
- JPS6310456B2 JPS6310456B2 JP58060231A JP6023183A JPS6310456B2 JP S6310456 B2 JPS6310456 B2 JP S6310456B2 JP 58060231 A JP58060231 A JP 58060231A JP 6023183 A JP6023183 A JP 6023183A JP S6310456 B2 JPS6310456 B2 JP S6310456B2
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- JP
- Japan
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- reset signal
- reset
- cpu
- development
- external
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- 230000018109 developmental process Effects 0.000 claims description 18
- 230000033772 system development Effects 0.000 claims description 8
- 238000011156 evaluation Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明はマイクロコンピユータシステムにお
けるマイクロコンピユータのリセツト解除後の動
作タイミングに関し、現象とそのタイミングとの
関係を定量的にとらえることができるマイクロコ
ンピユータシステム用開発装置に関するものであ
る。
けるマイクロコンピユータのリセツト解除後の動
作タイミングに関し、現象とそのタイミングとの
関係を定量的にとらえることができるマイクロコ
ンピユータシステム用開発装置に関するものであ
る。
第１図は従来のマイクロコンピユータシステム
用開発装置を示すブロツク図である。同図におい
て、１は開発対象システム、２はこの開発対象シ
ステム１中に設けられたCPUソケツト、３はエ
バリユエーシヨンCPU、４はこのエバリユエー
シヨンCPU３のバツフア回路、５は前記CPUソ
ケツト２とこのバツフア回路４を接続するケーブ
ル、６は前記エバリユエーシヨンCPU３を制御
する実行制御部、７はデバツグ状況を表示する表
示装置、８はデバツグコマンドを入力するための
入力装置、９はリセツト信号発生回路である。
用開発装置を示すブロツク図である。同図におい
て、１は開発対象システム、２はこの開発対象シ
ステム１中に設けられたCPUソケツト、３はエ
バリユエーシヨンCPU、４はこのエバリユエー
シヨンCPU３のバツフア回路、５は前記CPUソ
ケツト２とこのバツフア回路４を接続するケーブ
ル、６は前記エバリユエーシヨンCPU３を制御
する実行制御部、７はデバツグ状況を表示する表
示装置、８はデバツグコマンドを入力するための
入力装置、９はリセツト信号発生回路である。
なお、１０は前記エバリユエーシヨンCPU３、
バツフア回路４、実行制御部６、表示装置７およ
び入力装置８から構成され、プログラム内容を検
証するインサーキツトエミユレータ装置（以下デ
バツガと言う）である。また、１１は前記エバリ
ユエーシヨンCPU３と前記バツフア回路４間に
接続されたリセツト信号線以外の信号線、１２は
前記エバリユエーシヨンCPU３と実行制御部６
間に接続された制御線、１３は前記開発対象シス
テム１からケーブル５およびバツフア回路４を介
して外部リセツト信号が送られるリセツト信号
線、１４は前記デバツガ１０内でのデバツクコマ
ンドによりリセツト信号が送られるリセツト信号
線、１５は前記リセツト信号線１３により送られ
てくる外部リセツト信号およびリセツト信号線１
４で送られてくるコマンドによるリセツト信号と
の論理和（オア）がとられ、エバリユエーシヨン
CPU３へ最終的なリセツト信号を送るリセツト
信号線である。
バツフア回路４、実行制御部６、表示装置７およ
び入力装置８から構成され、プログラム内容を検
証するインサーキツトエミユレータ装置（以下デ
バツガと言う）である。また、１１は前記エバリ
ユエーシヨンCPU３と前記バツフア回路４間に
接続されたリセツト信号線以外の信号線、１２は
前記エバリユエーシヨンCPU３と実行制御部６
間に接続された制御線、１３は前記開発対象シス
テム１からケーブル５およびバツフア回路４を介
して外部リセツト信号が送られるリセツト信号
線、１４は前記デバツガ１０内でのデバツクコマ
ンドによりリセツト信号が送られるリセツト信号
線、１５は前記リセツト信号線１３により送られ
てくる外部リセツト信号およびリセツト信号線１
４で送られてくるコマンドによるリセツト信号と
の論理和（オア）がとられ、エバリユエーシヨン
CPU３へ最終的なリセツト信号を送るリセツト
信号線である。
次に、上記構成によるマイクロコンピユータシ
ステム用開発装置の動作について説明する。まず
開発対象システム１とデバツガ１０とは開発対象
システム１上のCPUソケツト２を通してケーブ
ル５によつて接続される。したがつて、開発対象
システム１はエバリユエーシヨンCPU３の制御
の下に動作している。そして、入力装置８からデ
バツグコマンドを実行制御部６に入力すると、こ
の実行制御部６はこのデバツグコマンドに従つて
エバリユエーシヨンCPU３の停止、実行などを
制御する。そして、このデバツグ状況は表示装置
７に表示される。
ステム用開発装置の動作について説明する。まず
開発対象システム１とデバツガ１０とは開発対象
システム１上のCPUソケツト２を通してケーブ
ル５によつて接続される。したがつて、開発対象
システム１はエバリユエーシヨンCPU３の制御
の下に動作している。そして、入力装置８からデ
バツグコマンドを実行制御部６に入力すると、こ
の実行制御部６はこのデバツグコマンドに従つて
エバリユエーシヨンCPU３の停止、実行などを
制御する。そして、このデバツグ状況は表示装置
７に表示される。
しかしながら、従来のマイクロコンピユータシ
ステム用開発装置では開発対象システム１からの
リセツト信号またはデバツガ１０のコマンドによ
るリセツト信号による２通りのリセツト方法しか
ないため、１つのシステム上に複数のマイクロコ
ンピユータが存在した場合のリセツト後の動作開
始の現象を詳細に解析することができない欠点が
あつた。
ステム用開発装置では開発対象システム１からの
リセツト信号またはデバツガ１０のコマンドによ
るリセツト信号による２通りのリセツト方法しか
ないため、１つのシステム上に複数のマイクロコ
ンピユータが存在した場合のリセツト後の動作開
始の現象を詳細に解析することができない欠点が
あつた。
したがつて、この発明の目的は複数のCPUを
用いたシステムのリセツト後の動作開始時に関す
るデバツグを行なうことができるマイクロコンピ
ユータシステム用開発装置を提供するものであ
る。
用いたシステムのリセツト後の動作開始時に関す
るデバツグを行なうことができるマイクロコンピ
ユータシステム用開発装置を提供するものであ
る。
このような目的を達成するため、この発明はデ
バツグ対象のCPUへリセツト信号を送るための
外部リセツト入力端子と、デバツグ対象のCPU
がリセツト中であることを示すリセツト出力端子
と、このリセツト入力端子から入力する外部リセ
ツト信号を延長して、リセツト信号解除後の延長
リセツト信号を出力するリセツト延長タイミング
回路とを備えるものであり、以下実施例を用いて
詳細に説明する。
バツグ対象のCPUへリセツト信号を送るための
外部リセツト入力端子と、デバツグ対象のCPU
がリセツト中であることを示すリセツト出力端子
と、このリセツト入力端子から入力する外部リセ
ツト信号を延長して、リセツト信号解除後の延長
リセツト信号を出力するリセツト延長タイミング
回路とを備えるものであり、以下実施例を用いて
詳細に説明する。
第２図はこの発明に係るマイクロコンピユータ
システム用開発装置の一実施例を示すブロツク図
である。同図において、１６は他のデバツグのリ
セツト出力端子２２から入力する外部リセツト信
号、１７はこの外部リセツト信号１６のバツフア
回路、１８はリセツトタイミングを制御するリセ
ツトタイミング制御線、１９は前記外部リセツト
信号１６のリセツト解除後、実行制御部６から入
力するリセツトタイミング制御信号の指定に基づ
いた期間だけリセツトを延長して、延長リセツト
信号線２０へ延長リセツト信号を送るリセツトタ
イミング延長回路、２１は開発対象システム１へ
リセツト信号２２を出力するリセツト信号出力回
路である。
システム用開発装置の一実施例を示すブロツク図
である。同図において、１６は他のデバツグのリ
セツト出力端子２２から入力する外部リセツト信
号、１７はこの外部リセツト信号１６のバツフア
回路、１８はリセツトタイミングを制御するリセ
ツトタイミング制御線、１９は前記外部リセツト
信号１６のリセツト解除後、実行制御部６から入
力するリセツトタイミング制御信号の指定に基づ
いた期間だけリセツトを延長して、延長リセツト
信号線２０へ延長リセツト信号を送るリセツトタ
イミング延長回路、２１は開発対象システム１へ
リセツト信号２２を出力するリセツト信号出力回
路である。
なお、２３は前記エバリユエーシヨンCPU３、
バツフア回路４、実行制御部６、表示装置７、入
力装置８、リセツト信号発生回路９、バツフア回
路１７、リセツトタイミング延長回路１９および
リセツト信号出力回路２１から構成されるデバツ
ガである。また、前記リセツト信号発生回路９
は、リセツト信号線１３によつて送られてくる外
部リセツト信号、リセツト信号線１４で送られて
くるデバツグコマンドによるリセツト信号および
延長リセツト信号線２０で送られてくる延長リセ
ツト信号との論理和（オア）をとり、リセツト信
号線１５に最終的なリセツト信号を出力するよう
に動作する。
バツフア回路４、実行制御部６、表示装置７、入
力装置８、リセツト信号発生回路９、バツフア回
路１７、リセツトタイミング延長回路１９および
リセツト信号出力回路２１から構成されるデバツ
ガである。また、前記リセツト信号発生回路９
は、リセツト信号線１３によつて送られてくる外
部リセツト信号、リセツト信号線１４で送られて
くるデバツグコマンドによるリセツト信号および
延長リセツト信号線２０で送られてくる延長リセ
ツト信号との論理和（オア）をとり、リセツト信
号線１５に最終的なリセツト信号を出力するよう
に動作する。
次に上記構成によるマイクロコンピユータ用開
発装置の動作について説明する。まず、開発対象
システム１とデバツガ２３とは開発対象システム
上のCPUソケツト２を通してケーブル５によつ
て接続される。したがつて、開発対象システム１
はエバリユエーシヨンCPU３の制御の下に動作
する。そして、入力装置８からデバツグコマンド
を実行制御部６に入力すると、この実行制御部６
はこの入力装置８から入力するデバツグコマンド
に従つてエバリユエーシヨンCPU３の停止・実
行などを制御する。そして、このデバツグ状況は
表示装置７に表示される。このとき、リセツト信
号発生回路９はリセツト信号線１３で送られてく
る外部リセツト信号、リセツト信号線１４で送ら
れてくるデバツグコマンドによるリセツト信号お
よび延長リセツト信号線２０で送られてくる延長
リセツト信号との論理和（オア）をとり、生成し
たリセツト信号をリセツト信号線１５を介してエ
バリユエーシヨンCPU３へ出力する。したがつ
て、エバリユエーシヨンCPU３は外部リセツト
信号１６のリセツト解除後、動作タイミングを指
定により変えられるので、リセツト解除後の動作
を詳細に解析することができる。
発装置の動作について説明する。まず、開発対象
システム１とデバツガ２３とは開発対象システム
上のCPUソケツト２を通してケーブル５によつ
て接続される。したがつて、開発対象システム１
はエバリユエーシヨンCPU３の制御の下に動作
する。そして、入力装置８からデバツグコマンド
を実行制御部６に入力すると、この実行制御部６
はこの入力装置８から入力するデバツグコマンド
に従つてエバリユエーシヨンCPU３の停止・実
行などを制御する。そして、このデバツグ状況は
表示装置７に表示される。このとき、リセツト信
号発生回路９はリセツト信号線１３で送られてく
る外部リセツト信号、リセツト信号線１４で送ら
れてくるデバツグコマンドによるリセツト信号お
よび延長リセツト信号線２０で送られてくる延長
リセツト信号との論理和（オア）をとり、生成し
たリセツト信号をリセツト信号線１５を介してエ
バリユエーシヨンCPU３へ出力する。したがつ
て、エバリユエーシヨンCPU３は外部リセツト
信号１６のリセツト解除後、動作タイミングを指
定により変えられるので、リセツト解除後の動作
を詳細に解析することができる。
第３図はこの発明に係るマイクロコンピユータ
システム用開発装置の他の実施例を示すブロツク
図であり、複数台のデバツガ本体２３ａ〜２３ｃ
を連続して接続し、複数台のCPUの動作開始順
序に関する動作をも詳細に解析できるようにする
ものである。
システム用開発装置の他の実施例を示すブロツク
図であり、複数台のデバツガ本体２３ａ〜２３ｃ
を連続して接続し、複数台のCPUの動作開始順
序に関する動作をも詳細に解析できるようにする
ものである。
なお、２４ａ〜２４ｃは外部リセツト入力信
号、２５ａ〜２５ｃは外部リセツト出力信号であ
る。また、各デバツガ本体２３ａ〜２３ｃと開発
対象システム１の動作については第２図と同様に
動作することはもちろんである。
号、２５ａ〜２５ｃは外部リセツト出力信号であ
る。また、各デバツガ本体２３ａ〜２３ｃと開発
対象システム１の動作については第２図と同様に
動作することはもちろんである。
以上詳細に説明したように、この発明に係るマ
イクロコンピユータシステム用開発装置によれば
CPUのリセツト解除後の動作タイミングに関し
て、現象とそのタイミングとの関係を定量的にと
らえることができる効果がある。
イクロコンピユータシステム用開発装置によれば
CPUのリセツト解除後の動作タイミングに関し
て、現象とそのタイミングとの関係を定量的にと
らえることができる効果がある。
第１図は従来のマイクロコンピユータシステム
用開発装置を示すブロツク図、第２図はこの発明
に係るマイクロコンピユータシステム用開発装置
の一実施例を示すブロツク図、第３図はこの発明
に係るマイクロコンピユータシステム用開発装置
の他の実施例を示すブロツク図である。 １……開発対象システム、２……CPUソケツ
ト、３……エバリユエーシヨンCPU、４……バ
ツフア回路、５……ケーブル、６……実行制御
部、７……表示装置、８……入力装置、９……リ
セツト信号発生回路、１０……インサーキツトエ
ミユレーシヨン（デバツガ）、１１……信号線、
１３，１４および１５……リセツト信号線、１６
……外部リセツト信号、１７……バツフア回路、
１８……リセツトタイミング制御線、１９……リ
セツトタイミング延長回路、２０……延長リセツ
ト信号線、２１……リセツト信号出力回路、２２
……リセツト信号、２３……インサーキツトエミ
ユレーシヨン（デバツガ）、２３ａ〜２３ｃ……
デバツガ本体、２４ａ〜２４ｃ……外部リセツト
入力信号、２５ａ〜２５ｃ……外部リセツト出力
信号。なお、図中、同一符号は同一または相当部
分を示す。
用開発装置を示すブロツク図、第２図はこの発明
に係るマイクロコンピユータシステム用開発装置
の一実施例を示すブロツク図、第３図はこの発明
に係るマイクロコンピユータシステム用開発装置
の他の実施例を示すブロツク図である。 １……開発対象システム、２……CPUソケツ
ト、３……エバリユエーシヨンCPU、４……バ
ツフア回路、５……ケーブル、６……実行制御
部、７……表示装置、８……入力装置、９……リ
セツト信号発生回路、１０……インサーキツトエ
ミユレーシヨン（デバツガ）、１１……信号線、
１３，１４および１５……リセツト信号線、１６
……外部リセツト信号、１７……バツフア回路、
１８……リセツトタイミング制御線、１９……リ
セツトタイミング延長回路、２０……延長リセツ
ト信号線、２１……リセツト信号出力回路、２２
……リセツト信号、２３……インサーキツトエミ
ユレーシヨン（デバツガ）、２３ａ〜２３ｃ……
デバツガ本体、２４ａ〜２４ｃ……外部リセツト
入力信号、２５ａ〜２５ｃ……外部リセツト出力
信号。なお、図中、同一符号は同一または相当部
分を示す。
Claims (1)
- １ プログラム内容の検証用装置の一種であるイ
ンサーキツトエミユレータ装置を備えたマイクロ
コンピュータシステム用開発装置において、デバ
ツグ対象のCPUヘリセツト信号を送るための外
部リセツト入力端子と、デバツグ対象のCPUが
リセツト中であることを示すリセツト出力端子
と、このリセツト出力端子から入力する外部リセ
ツト信号を延長して、リセツト信号解除後の延長
リセツト信号を出力するリセツト延長タイミング
回路とを備えたことを特徴とするマイクロコンピ
ユータシステム用開発装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060231A JPS59184954A (ja) | 1983-04-04 | 1983-04-04 | マイクロコンピユ−タシステム用開発装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060231A JPS59184954A (ja) | 1983-04-04 | 1983-04-04 | マイクロコンピユ−タシステム用開発装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59184954A JPS59184954A (ja) | 1984-10-20 |
| JPS6310456B2 true JPS6310456B2 (ja) | 1988-03-07 |
Family
ID=13136192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060231A Granted JPS59184954A (ja) | 1983-04-04 | 1983-04-04 | マイクロコンピユ−タシステム用開発装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01163868U (ja) * | 1988-05-09 | 1989-11-15 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117907B2 (ja) * | 1985-03-20 | 1995-12-18 | 安藤電気株式会社 | アイソレート状態をもつインサーキットエミュレータ |
| JPH01270148A (ja) * | 1988-04-21 | 1989-10-27 | Nec Ic Microcomput Syst Ltd | エミュレーター |
| JP2642664B2 (ja) * | 1988-05-19 | 1997-08-20 | 株式会社日立製作所 | エミュレータ及びマルチエミュレーションブレーク方法 |
| JP2712730B2 (ja) * | 1990-03-16 | 1998-02-16 | 日本電気株式会社 | エバリュエーションチップ |
-
1983
- 1983-04-04 JP JP58060231A patent/JPS59184954A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01163868U (ja) * | 1988-05-09 | 1989-11-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59184954A (ja) | 1984-10-20 |
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