JPH0233178B2 - - Google Patents
Info
- Publication number
- JPH0233178B2 JPH0233178B2 JP57174863A JP17486382A JPH0233178B2 JP H0233178 B2 JPH0233178 B2 JP H0233178B2 JP 57174863 A JP57174863 A JP 57174863A JP 17486382 A JP17486382 A JP 17486382A JP H0233178 B2 JPH0233178 B2 JP H0233178B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- address
- section
- output
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ開発装置用入出
力ポートシミユレータに関するものである。
力ポートシミユレータに関するものである。
マイクロコンピユータを応用した各種のシステ
ムは、ハードウエア即ち実機の製作とソフトウエ
ア即ちかかる実機を円滑に動作させるためのプロ
グラムの作成並びにそれらの不具合を発見して修
正、取り除く作業、即ちデバツグ作業等を経て開
発されるのが常である。そしてかかるマイクロコ
ンピユータ応用システムの中でも、リアルタイム
入出力装置を備えたシステムに於けるプログラム
のデバツグ作業は、実機の原型が出来た段階で、
かかる実機とマイクロコンピユータ開発装置とを
インサーキツト・エミユレータで接続して行なう
ことが多い。この為、実機ハードウエア上の欠陥
があると、デバツグ作業中に発見される動作上の
不具合が、プログラム自体の論理性等に起因する
ものであるのか、あるいは誤配線や回路素子の故
障等のハードウエア上の欠陥に起因するものであ
るのか判別し難く、その原因解明に非常な困難を
伴うことが多く、開発期間を長期化させる原因の
一つとなつている。
ムは、ハードウエア即ち実機の製作とソフトウエ
ア即ちかかる実機を円滑に動作させるためのプロ
グラムの作成並びにそれらの不具合を発見して修
正、取り除く作業、即ちデバツグ作業等を経て開
発されるのが常である。そしてかかるマイクロコ
ンピユータ応用システムの中でも、リアルタイム
入出力装置を備えたシステムに於けるプログラム
のデバツグ作業は、実機の原型が出来た段階で、
かかる実機とマイクロコンピユータ開発装置とを
インサーキツト・エミユレータで接続して行なう
ことが多い。この為、実機ハードウエア上の欠陥
があると、デバツグ作業中に発見される動作上の
不具合が、プログラム自体の論理性等に起因する
ものであるのか、あるいは誤配線や回路素子の故
障等のハードウエア上の欠陥に起因するものであ
るのか判別し難く、その原因解明に非常な困難を
伴うことが多く、開発期間を長期化させる原因の
一つとなつている。
本発明は極めて簡単な構成により、実機ハード
ウエアとは独立した状態で所望のシステムに於け
る入出力動作を含んだプログラムのデバツグを行
なえるようにし、以つて開発期間の短縮化を計ら
んとするものである。
ウエアとは独立した状態で所望のシステムに於け
る入出力動作を含んだプログラムのデバツグを行
なえるようにし、以つて開発期間の短縮化を計ら
んとするものである。
かかる目的を達成するための本発明の構成を、
実施例に対応する第１図〜第３図を参照して説明
すると、本発明は、マイクロコンピユータ開発装
置のCPU信号線Ｓに接続するアドレス、データ
並びに入出力夫々の表示部６，７，８とデータ入
力部９と、CPU５を待ち状態とするための制御
信号発生部１０とを設け、少なくとも前記入出力
表示部８、データ入力部９並びに制御信号発生部
１０は前記CPU５の入出力ポートアクセス信号
毎に動作させる構成とすると共に、前記制御信号
発生部１０には前記CPU５の待ち状態を解除す
るための操作スイツチ１１を設け、前記アドレス
表示部６には少なくともメモリアクセス信号毎
に、そのアドレスを記憶するアドレス記憶部２０
を設け、該アドレス記憶部２０により、現にアク
セスされた入出力ポートアドレスに加えて、少な
くともその直前にアクセスされたアドレスを表示
可能としたものである。
実施例に対応する第１図〜第３図を参照して説明
すると、本発明は、マイクロコンピユータ開発装
置のCPU信号線Ｓに接続するアドレス、データ
並びに入出力夫々の表示部６，７，８とデータ入
力部９と、CPU５を待ち状態とするための制御
信号発生部１０とを設け、少なくとも前記入出力
表示部８、データ入力部９並びに制御信号発生部
１０は前記CPU５の入出力ポートアクセス信号
毎に動作させる構成とすると共に、前記制御信号
発生部１０には前記CPU５の待ち状態を解除す
るための操作スイツチ１１を設け、前記アドレス
表示部６には少なくともメモリアクセス信号毎
に、そのアドレスを記憶するアドレス記憶部２０
を設け、該アドレス記憶部２０により、現にアク
セスされた入出力ポートアドレスに加えて、少な
くともその直前にアクセスされたアドレスを表示
可能としたものである。
かかる本発明の作用を実施例と共に説明すると
次の通りである。
次の通りである。
符号１は本発明の入出力ポートシミユレータを
示すもので、該シミユレータ１はマイクロコンピ
ユータ開発装置２のCPU信号線Ｓに接続して使
用するものである。かかる接続方法は、CPU信
号線Ｓに接続する限りに於いては開発装置２の構
成に応じて適宜に決定して良い。例えば第２図に
示すように本発明のシミユレータ１のパネル３等
にCPU用のソケツト４を設け、これに開発装置
のイン・サーキツトエミユレータのプラグ（図示
せず）を挿着して接続するようにすれば、接続が
容易で、しかもイン・サーキツトエミユレータの
機能をも使用し得るという利点がある。また本発
明のシミユレータ１は前述の実施例の様に開発装
置２と別体に構成する他、該開発装置２に一体に
内蔵させるように構成しても良い。
示すもので、該シミユレータ１はマイクロコンピ
ユータ開発装置２のCPU信号線Ｓに接続して使
用するものである。かかる接続方法は、CPU信
号線Ｓに接続する限りに於いては開発装置２の構
成に応じて適宜に決定して良い。例えば第２図に
示すように本発明のシミユレータ１のパネル３等
にCPU用のソケツト４を設け、これに開発装置
のイン・サーキツトエミユレータのプラグ（図示
せず）を挿着して接続するようにすれば、接続が
容易で、しかもイン・サーキツトエミユレータの
機能をも使用し得るという利点がある。また本発
明のシミユレータ１は前述の実施例の様に開発装
置２と別体に構成する他、該開発装置２に一体に
内蔵させるように構成しても良い。
しかして本発明のシミユレータ１は開発装置２
のCPU信号線Ｓに接続するアドレス表示部６、
データ表示部７並びに入出力表示部８と、データ
入力部９と、前記開発装置２のCPU５を待ち状
態とするための制御信号発生部１０とを備える。
そして少なくとも前記入出力表示部８、データ入
力部９並びに制御信号発生部１０は、前記CPU
５の入出力ポートアクセス信号毎に動作させる構
成とすると共に、前記制御信号発生部１０には前
記CPU５の待ち状態を解除するための操作スイ
ツチ１１を設ける。前記アドレス表示部６並びに
データ表示部７は、前記入出力表示部８、データ
入力部９並びに制御信号発生部１０と同様に前記
入出力ポートアクセス信号毎に動作させる構成と
しても良いし、図に示すように該入出力ポートア
クセス信号の有無に係らず常時動作状態であつて
も良い。以上の構成の具体的回路、素子等は適宜
に設計して良い。尚本発明の一実施態様を示す第
２図に於いて符号１２はアドレスバス、１３はデ
ータバス、１４は書込信号線、１５は読出信号
線、１６は入出力ポートアクセス信号線並びに１
７は待ち信号線を示すものであり、また符号１８
はアドレスデコード部、１９は７セグメント式表
示素子等の表示部である。
のCPU信号線Ｓに接続するアドレス表示部６、
データ表示部７並びに入出力表示部８と、データ
入力部９と、前記開発装置２のCPU５を待ち状
態とするための制御信号発生部１０とを備える。
そして少なくとも前記入出力表示部８、データ入
力部９並びに制御信号発生部１０は、前記CPU
５の入出力ポートアクセス信号毎に動作させる構
成とすると共に、前記制御信号発生部１０には前
記CPU５の待ち状態を解除するための操作スイ
ツチ１１を設ける。前記アドレス表示部６並びに
データ表示部７は、前記入出力表示部８、データ
入力部９並びに制御信号発生部１０と同様に前記
入出力ポートアクセス信号毎に動作させる構成と
しても良いし、図に示すように該入出力ポートア
クセス信号の有無に係らず常時動作状態であつて
も良い。以上の構成の具体的回路、素子等は適宜
に設計して良い。尚本発明の一実施態様を示す第
２図に於いて符号１２はアドレスバス、１３はデ
ータバス、１４は書込信号線、１５は読出信号
線、１６は入出力ポートアクセス信号線並びに１
７は待ち信号線を示すものであり、また符号１８
はアドレスデコード部、１９は７セグメント式表
示素子等の表示部である。
かかる構成に於いて、新たに作成したプログラ
ムをデバツグする際には、操作者は本発明のシミ
ユレータ１を前述した通り開発装置２のCPU信
号線Ｓに接続し、そして該開発装置２のCPU５
をデバツグすべき前記プログラムに基づいて動作
させる。しかしてCPU５の実行すべき命令が、
入出力ポートに対しての入出力命令となると、
CPU５はCPU信号線Ｓを介してシミユレータ１
に入出力アクセス信号を発すると共に、その直後
かかる入出力アクセス信号によつて動作した制御
信号発生部１０からの待ち信号によつて待ち状態
に維持される。かかる待ち状態は操作スイツチ１
１によつて解除され、こうしてCPU５は命令実
行を進行する。本発明を用いると、CPU５はこ
のように入出力アクセス信号を発した直後に待ち
状態となつて命令実行の進行が一時停止され、操
作スイツチ１１を操作しない限りかかる状態が維
持されるので、この間に操作者はアクセスされた
入出力ポートのアドレスをアドレス表示部６によ
つて、また命令が入力命令なのか出力命令なのか
の区別を入出力表示部８によつて読み取ることが
できる。従つて命令が出力命令であつた場合に
は、出力データをデータ表示部７によつて読み取
り、この出力データが所定の値と等しいか否かを
リスト等と比較することによつて出力命令に対す
るデバツグを行なうことができる。また命令が入
力命令であつた場合には、操作者は所定の入力デ
ータを例えばトグルスイツチ等のデータ入力部９
に設定し、その後前記操作スイツチ１１を操作し
てCPU５の命令実行を再開することによつて、
CPU５の所定の入力命令を実行させることがで
きる。以上の如くして本発明はすべての入出力ポ
ートに対しての入出力命令をシミユレートするこ
とができ、このような操作を続けて行ないつつ、
前記デバツグすべきプログラムに基づいて前記
CPU５を動作させ、こうして動作中に発生する
誤動作を解析することによつて該プログラムのデ
バツグ、即ち不具合の取り除き作業を行なうこと
ができる。このデバツグ作業はハードウエア上に
欠陥があるかもしれない実機とは全く独立して行
なうので、かかる実機のハードウエア上の欠陥に
は全く左右されず、従つて誤動作の原因は全てプ
ログラムの論理性に起因するものとなるので解析
が容易で、マイクロコンピユータ応用システムの
開発期間の短縮化に大きく貢献することができ
る。
ムをデバツグする際には、操作者は本発明のシミ
ユレータ１を前述した通り開発装置２のCPU信
号線Ｓに接続し、そして該開発装置２のCPU５
をデバツグすべき前記プログラムに基づいて動作
させる。しかしてCPU５の実行すべき命令が、
入出力ポートに対しての入出力命令となると、
CPU５はCPU信号線Ｓを介してシミユレータ１
に入出力アクセス信号を発すると共に、その直後
かかる入出力アクセス信号によつて動作した制御
信号発生部１０からの待ち信号によつて待ち状態
に維持される。かかる待ち状態は操作スイツチ１
１によつて解除され、こうしてCPU５は命令実
行を進行する。本発明を用いると、CPU５はこ
のように入出力アクセス信号を発した直後に待ち
状態となつて命令実行の進行が一時停止され、操
作スイツチ１１を操作しない限りかかる状態が維
持されるので、この間に操作者はアクセスされた
入出力ポートのアドレスをアドレス表示部６によ
つて、また命令が入力命令なのか出力命令なのか
の区別を入出力表示部８によつて読み取ることが
できる。従つて命令が出力命令であつた場合に
は、出力データをデータ表示部７によつて読み取
り、この出力データが所定の値と等しいか否かを
リスト等と比較することによつて出力命令に対す
るデバツグを行なうことができる。また命令が入
力命令であつた場合には、操作者は所定の入力デ
ータを例えばトグルスイツチ等のデータ入力部９
に設定し、その後前記操作スイツチ１１を操作し
てCPU５の命令実行を再開することによつて、
CPU５の所定の入力命令を実行させることがで
きる。以上の如くして本発明はすべての入出力ポ
ートに対しての入出力命令をシミユレートするこ
とができ、このような操作を続けて行ないつつ、
前記デバツグすべきプログラムに基づいて前記
CPU５を動作させ、こうして動作中に発生する
誤動作を解析することによつて該プログラムのデ
バツグ、即ち不具合の取り除き作業を行なうこと
ができる。このデバツグ作業はハードウエア上に
欠陥があるかもしれない実機とは全く独立して行
なうので、かかる実機のハードウエア上の欠陥に
は全く左右されず、従つて誤動作の原因は全てプ
ログラムの論理性に起因するものとなるので解析
が容易で、マイクロコンピユータ応用システムの
開発期間の短縮化に大きく貢献することができ
る。
尚、以上の如く入出力命令のデバツグを行なう
際、例えば特定の入出力ポートがプログラム中の
複数個所の夫々の実行毎にアクセスされる場合に
於いては、現にアクセスされた入力ポートに対す
る入出力命令が、プログラムのどの個所の実行を
経てなされたかがわかれば便利な場合や、わかる
ことが必須な場合がある。かかるプログラムの個
所を知る方法としては前記開発装置２によりプロ
グラムの適所にブレークポイントを設定する等の
方法があるが、本発明は、前述した通り、アドレ
ス表示部６に、少なくともメモリアクセス信号毎
に、そのアドレスを記憶するアドレス記憶部２０
を設け、該アドレス記憶部２０により、現にアク
セスされた入出力ポートアドレスに加えて、少な
くともその直前にアクセスされたアドレスを表示
可能とすることにより、前記プログラムの個所を
容易に知ることができるものである。かかるアド
レス記憶部２０は、例えばメモリアクセス信号毎
あるいはメモリアクセス信号並びに入出力ポート
アクセス信号毎に、アドレスバス１２に現われる
メモリアドレスまたはメモリアドレス並びに入出
力ポートアドレスを、現にアクセスされたアドレ
スから複数回前にアクセスされた先入れアドレス
を押し出しつつ順次複数のアドレスを記憶し、こ
のように記憶したアドレスを入出力ポートアクセ
ス時に、必要に応じて適宜の操作スイツチ（図示
せず）を操作する等によつて先入れ先出し
（FIFO）方式あるいは先入れ後出し（FILO）方
式で取り出して前述した通り該入出力ポートアド
レスの直前にアクセスされたメモリアドレスを表
示可能な構成とする。表示可能なアドレスはこの
ように現入出力ポートアドレスの直前のメモリア
ドレスだけであつても良いし、それ以前の複数ア
ドレスであつても良い。そしてその表示方法も例
えば第３図ａに示すように入出力ポートアドレス
表示用の表示部１９を共用し、適宜のスイツチ２
１で表示アドレスを切換えるようにした構成や、
第３図ｂに示すように専用の表示部１９′を設け、
常時直前のアドレスを表示可能な構成としても良
い。
際、例えば特定の入出力ポートがプログラム中の
複数個所の夫々の実行毎にアクセスされる場合に
於いては、現にアクセスされた入力ポートに対す
る入出力命令が、プログラムのどの個所の実行を
経てなされたかがわかれば便利な場合や、わかる
ことが必須な場合がある。かかるプログラムの個
所を知る方法としては前記開発装置２によりプロ
グラムの適所にブレークポイントを設定する等の
方法があるが、本発明は、前述した通り、アドレ
ス表示部６に、少なくともメモリアクセス信号毎
に、そのアドレスを記憶するアドレス記憶部２０
を設け、該アドレス記憶部２０により、現にアク
セスされた入出力ポートアドレスに加えて、少な
くともその直前にアクセスされたアドレスを表示
可能とすることにより、前記プログラムの個所を
容易に知ることができるものである。かかるアド
レス記憶部２０は、例えばメモリアクセス信号毎
あるいはメモリアクセス信号並びに入出力ポート
アクセス信号毎に、アドレスバス１２に現われる
メモリアドレスまたはメモリアドレス並びに入出
力ポートアドレスを、現にアクセスされたアドレ
スから複数回前にアクセスされた先入れアドレス
を押し出しつつ順次複数のアドレスを記憶し、こ
のように記憶したアドレスを入出力ポートアクセ
ス時に、必要に応じて適宜の操作スイツチ（図示
せず）を操作する等によつて先入れ先出し
（FIFO）方式あるいは先入れ後出し（FILO）方
式で取り出して前述した通り該入出力ポートアド
レスの直前にアクセスされたメモリアドレスを表
示可能な構成とする。表示可能なアドレスはこの
ように現入出力ポートアドレスの直前のメモリア
ドレスだけであつても良いし、それ以前の複数ア
ドレスであつても良い。そしてその表示方法も例
えば第３図ａに示すように入出力ポートアドレス
表示用の表示部１９を共用し、適宜のスイツチ２
１で表示アドレスを切換えるようにした構成や、
第３図ｂに示すように専用の表示部１９′を設け、
常時直前のアドレスを表示可能な構成としても良
い。
しかして特定の単数あるいは複数の入出力ポー
トがプログラム中の複数個所の夫々の実行毎にア
クセスされる場合に於いても、現にアクセスされ
た入出力ポートのアドレスに加えて、少なくとも
その直前のメモリアドレスを知ることができるの
で、現にアクセスされた入出力ポートに対する入
出力命令が、プログラムのどの個所の実行を経て
なされたことが容易にわかり、従つて夫々の入出
力ポートの入出力データが、アクセス要因毎に異
なる場合でも容易に、しかも確実に夫々に対する
入出力命令のシミユレートを行なうことができ、
以つてプログラムのデバツグを効率良く行なうこ
とができる。
トがプログラム中の複数個所の夫々の実行毎にア
クセスされる場合に於いても、現にアクセスされ
た入出力ポートのアドレスに加えて、少なくとも
その直前のメモリアドレスを知ることができるの
で、現にアクセスされた入出力ポートに対する入
出力命令が、プログラムのどの個所の実行を経て
なされたことが容易にわかり、従つて夫々の入出
力ポートの入出力データが、アクセス要因毎に異
なる場合でも容易に、しかも確実に夫々に対する
入出力命令のシミユレートを行なうことができ、
以つてプログラムのデバツグを効率良く行なうこ
とができる。
本発明は以上の通り、プログラムを開発すべき
CPUが対象とする全ての入出力ポートについて
模擬的に入出力を実行することができると共に、
かかる入出力ポートに対する入出力命令が、プロ
グラムのどの個所に於いてなされたかを容易に知
ることができ、従つて入出力ポートに対する入出
力命令を有するプログラムのデバツグ作業を、実
機とは全く独立して、即ちかかる実機のハードウ
エア上の欠陥を全く左右されずに、極めて効率的
に行えるという効果がある。また本発明は構成が
非常に簡単であるので、故障もし難く、安価に構
成し得るという効果もある。
CPUが対象とする全ての入出力ポートについて
模擬的に入出力を実行することができると共に、
かかる入出力ポートに対する入出力命令が、プロ
グラムのどの個所に於いてなされたかを容易に知
ることができ、従つて入出力ポートに対する入出
力命令を有するプログラムのデバツグ作業を、実
機とは全く独立して、即ちかかる実機のハードウ
エア上の欠陥を全く左右されずに、極めて効率的
に行えるという効果がある。また本発明は構成が
非常に簡単であるので、故障もし難く、安価に構
成し得るという効果もある。
第１図は全体構成の一例説明図、第２図は外観
説明図、第３図ａ，ｂは要部構成の他例説明図で
ある。 符号１……シミユレータ、２……開発装置、３
……パネル、４……ソケツト、５……CPU、６
……アドレス表示部、７……データ表示部、８…
…入出力表示部、９……データ入力部、１０……
制御信号発生部、１１……操作スイツチ、１２…
…アドレスバス、１３……データバス、１４……
書込信号線、１５……読出信号線、１６……入出
力ポートアクセス信号線、１７……待ち信号線、
１８……アドレスデコード部、１９，１９′……
表示部、２０……アドレス記憶部、２１……スイ
ツチ、２２……メモリアクセス信号線、Ｓ＝
CPU信号線。
説明図、第３図ａ，ｂは要部構成の他例説明図で
ある。 符号１……シミユレータ、２……開発装置、３
……パネル、４……ソケツト、５……CPU、６
……アドレス表示部、７……データ表示部、８…
…入出力表示部、９……データ入力部、１０……
制御信号発生部、１１……操作スイツチ、１２…
…アドレスバス、１３……データバス、１４……
書込信号線、１５……読出信号線、１６……入出
力ポートアクセス信号線、１７……待ち信号線、
１８……アドレスデコード部、１９，１９′……
表示部、２０……アドレス記憶部、２１……スイ
ツチ、２２……メモリアクセス信号線、Ｓ＝
CPU信号線。
Claims (1)
- １ マイクロコンピユータ開発装置のCPU信号
線に接続するアドレス、データ並びに入出力夫々
の表示部とデータ入力部と、前記CPUを待ち状
態とするための制御信号発生部とを設け、少なく
とも前記入出力表示部、データ入力部並びに制御
信号発生部は前記CPUの入出力ポートアクセス
信号毎に動作させる構成とすると共に、前記制御
信号発生部には前記CPUの待ち状態を解除する
ための操作スイツチを設け、前記アドレス表示部
には少なくともメモリアクセス信号毎に、そのア
ドレスを記憶するアドレス記憶部を設け、該アド
レス記憶部により、現にアクセスされた入出力ポ
ートアドレスに加えて、少なくともその直前にア
クセスされたアドレスを表示可能としたことを特
徴とするマイクロコンピユータ開発装置用入出力
ポートシミユレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174863A JPS5968034A (ja) | 1982-10-05 | 1982-10-05 | マイクロコンピユ−タ開発装置用入出力ポ−トシミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174863A JPS5968034A (ja) | 1982-10-05 | 1982-10-05 | マイクロコンピユ−タ開発装置用入出力ポ−トシミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968034A JPS5968034A (ja) | 1984-04-17 |
| JPH0233178B2 true JPH0233178B2 (ja) | 1990-07-25 |
Family
ID=15985967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174863A Granted JPS5968034A (ja) | 1982-10-05 | 1982-10-05 | マイクロコンピユ−タ開発装置用入出力ポ−トシミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968034A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250922A (ja) * | 1985-08-30 | 1987-03-05 | Toshiba Corp | Ｆｄｄシミユレ−タ |
| JPS62211743A (ja) * | 1986-03-13 | 1987-09-17 | Green Syst:Kk | インテリジエンスｉ／ｏシユミレ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS531102A (en) * | 1976-06-25 | 1978-01-07 | Taisei Corp | Drain apparatus for drill hole |
-
1982
- 1982-10-05 JP JP57174863A patent/JPS5968034A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS531102A (en) * | 1976-06-25 | 1978-01-07 | Taisei Corp | Drain apparatus for drill hole |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5968034A (ja) | 1984-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4472615B2 (ja) | プログラマブルデバイスのモデリング方法および装置 | |
| JPS6116100B2 (ja) | ||
| JPH0233178B2 (ja) | ||
| JP2001318805A (ja) | 組み込みシステムのテスト方法及びテストシステム | |
| JPS6310456B2 (ja) | ||
| JPS59128652A (ja) | デイスプレイ装置を用いたプログラム検査方式 | |
| JPS59229651A (ja) | システム開発装置 | |
| JP2659366B2 (ja) | デバッグ方法及びその装置 | |
| JPH1091477A (ja) | 制御用マイクロコンピュータ装置及び該装置の保守ツール | |
| JPS59202546A (ja) | デバツグ装置 | |
| JPS59202547A (ja) | デバツグ装置 | |
| JPS63300330A (ja) | ファ−ムウェアのデバッグ方法 | |
| JPH08221300A (ja) | プログラム・シミュレータ | |
| JPS5949609A (ja) | 模擬実行機能を備えたプログラマブル・コントロ−ラ | |
| JPS6292033A (ja) | プログラムデバツグ装置 | |
| JPH05113906A (ja) | デバツグ支援装置 | |
| JPS62154042A (ja) | 入出力命令シミユレ−シヨン制御方式 | |
| JPS60171546A (ja) | 入出力装置デバグ方式 | |
| JPS63247842A (ja) | 試験プログラム評価方式 | |
| JPH0368037A (ja) | プログラム開発装置 | |
| JPH0619736A (ja) | エミュレータ | |
| JPH03102540A (ja) | シミュレータにおけるデバッグ方式 | |
| JPH06175874A (ja) | インサーキットエミュレータ装置 | |
| JPH04191906A (ja) | プログラマブルコントローラのユーザプログラム実行制御システム | |
| JPH09138758A (ja) | インテリ型アダプタ装置 |