JPH0368037A - プログラム開発装置 - Google Patents
プログラム開発装置Info
- Publication number
- JPH0368037A JPH0368037A JP1205022A JP20502289A JPH0368037A JP H0368037 A JPH0368037 A JP H0368037A JP 1205022 A JP1205022 A JP 1205022A JP 20502289 A JP20502289 A JP 20502289A JP H0368037 A JPH0368037 A JP H0368037A
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- JP
- Japan
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- microprocessor
- bus
- simulating
- section
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- Pending
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- 238000004891 communication Methods 0.000 claims abstract description 20
- 238000004088 simulation Methods 0.000 claims description 20
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ応用システムに利用され、
特に、マイクロプロセッサのプログラムを開発するプロ
グラム開発装置に関する。
特に、マイクロプロセッサのプログラムを開発するプロ
グラム開発装置に関する。
本発明は、マイクロプロセッサを備えたプログラム開発
装置において、 人出力デバイスをシミュレートして取り扱うことにより
、 プログラムの品質を向上させるとともに開発期間の短縮
化を図ったものである。
装置において、 人出力デバイスをシミュレートして取り扱うことにより
、 プログラムの品質を向上させるとともに開発期間の短縮
化を図ったものである。
従来、この種のマイクロプロセッサのプログラム開発は
、インサーキットエミュレータと、マイクロプロセッサ
と、周辺デバイスとを載せたハードウェアを用いて行っ
ていた。
、インサーキットエミュレータと、マイクロプロセッサ
と、周辺デバイスとを載せたハードウェアを用いて行っ
ていた。
前述した、従来のプログラム開発方式では、ハードウェ
アが正しく動作するようにならないと、プログラムのデ
バッグを開始できなく、また、擬似障害を発生させるの
は、実際のハードウェアを用いているため難しい欠点が
ある。
アが正しく動作するようにならないと、プログラムのデ
バッグを開始できなく、また、擬似障害を発生させるの
は、実際のハードウェアを用いているため難しい欠点が
ある。
また、ハードウェア記述言語により、ハードウェアを記
述しハードウェアのソフトウェアシミュレータ上でプロ
グラムを実行させる方法では、マイクロプロセッサのハ
ードウェア記述は難しく、また記述できても実際のマイ
クロプロセッサとは異なっている可能性がある欠点があ
る。
述しハードウェアのソフトウェアシミュレータ上でプロ
グラムを実行させる方法では、マイクロプロセッサのハ
ードウェア記述は難しく、また記述できても実際のマイ
クロプロセッサとは異なっている可能性がある欠点があ
る。
すなわち、従来のプログラム開発方式では、プログラム
の品質を向上しかつ開発期間を短縮することが困難であ
る欠点がある。
の品質を向上しかつ開発期間を短縮することが困難であ
る欠点がある。
本発明の目的は、前記の欠点を除去することにより、プ
ログラムの品質を向上しかつ開発期間を短縮できるとこ
ろのプログラム開発装置を提供することにある。
ログラムの品質を向上しかつ開発期間を短縮できるとこ
ろのプログラム開発装置を提供することにある。
本発明は、マイクロプロセッサと、記憶手段と、この記
憶手段のアドレスを設定するデコーダとを含むマイクロ
プロセッサ部を備えたプログラム開発装置において、入
出力デバイスをシミュレートしシミュレート情報を生成
し前記マイクロプロセッサ部に対して出力するシミュレ
ート手段と、前記マイクロプロセッサ部と前記シミュレ
ート手段との間の通信を行い前記シミュレート情報を前
記マイクロプロセッサ部に対して送信する通信手段と、
前記記憶手段の特定のアドレスが指定されたとき、前記
マイクロプロセッサを持ち状態にする持ち信号を発生し
前記マイクロプロセッサおよび前記シミュレート手段に
対して出力し、前記マイクロプロセッサが前記シミュレ
ート情報を取り込むとき前記持ち信号の発生を停止する
持ち信号発生手段とを備えたことを特徴とする。
憶手段のアドレスを設定するデコーダとを含むマイクロ
プロセッサ部を備えたプログラム開発装置において、入
出力デバイスをシミュレートしシミュレート情報を生成
し前記マイクロプロセッサ部に対して出力するシミュレ
ート手段と、前記マイクロプロセッサ部と前記シミュレ
ート手段との間の通信を行い前記シミュレート情報を前
記マイクロプロセッサ部に対して送信する通信手段と、
前記記憶手段の特定のアドレスが指定されたとき、前記
マイクロプロセッサを持ち状態にする持ち信号を発生し
前記マイクロプロセッサおよび前記シミュレート手段に
対して出力し、前記マイクロプロセッサが前記シミュレ
ート情報を取り込むとき前記持ち信号の発生を停止する
持ち信号発生手段とを備えたことを特徴とする。
シミュレート手段は、入出力デバイスをシミュレートし
シミュレート情報を生威し、生威されたシミュレート情
報は通信手段によりマイクロプロセッサ部に対して送信
される。一方、持ち信号発生手段は、記憶手段の特定の
アドレスが指定されたとき、持ち信号を発生しマイクロ
プロセッサを持ち状態にするとともに、前記シミュレー
ト手段によりシミュレート情報を発生させる。そして、
前記マイクロプロセッサが前記シミュレート情報を取り
込むときに、その持ち状態を解放する。これにより前記
マイクロプロセッサは前記シミュレート情報を切り込み
処理を行う。すなわち、前記マイクロプロセッサはあた
かも実際に入出力デバイスがハードウェアとして存在す
るかのように動作する。
シミュレート情報を生威し、生威されたシミュレート情
報は通信手段によりマイクロプロセッサ部に対して送信
される。一方、持ち信号発生手段は、記憶手段の特定の
アドレスが指定されたとき、持ち信号を発生しマイクロ
プロセッサを持ち状態にするとともに、前記シミュレー
ト手段によりシミュレート情報を発生させる。そして、
前記マイクロプロセッサが前記シミュレート情報を取り
込むときに、その持ち状態を解放する。これにより前記
マイクロプロセッサは前記シミュレート情報を切り込み
処理を行う。すなわち、前記マイクロプロセッサはあた
かも実際に入出力デバイスがハードウェアとして存在す
るかのように動作する。
従って、実際のハードウェアが完成する前にプログラム
の開発ができ、プログラムの品質向上と開発期間の短縮
化とが可能となる。
の開発ができ、プログラムの品質向上と開発期間の短縮
化とが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、バス１２によりバス１１に接続されたマイ
クロプロセッサ１と、記憶手段としてのメモリ２と、バ
ス１１に接続されこのメモリ２のアドレスを設定するデ
コーダ３とを含むマイクロプロセッサ部３０を備えたプ
ログラム開発装置において、本発明の特徴とするところ
の、人出力デバイスをシミュレートしシミュレート情報
を生威し前記マイクロプロセッサ部３０に対して出力す
るシミュレート手段としてのシミュレート部６と、バス
１５によりバス１１に接続され、マイクロプロセッサ部
３０とシミュレート部６との間の通信を行い前記シミュ
レート情報をマイクロプロセッサ部３０に対して送信す
る通信手段としての通信回路５と、バス１４によりバス
１１に接続され、メモリ２の特定のアドレスが指定され
たとき、マイクロプロセッサ１を持ち状態にする持ち信
号２１を発生しマイクロプロセッサ１およびシミュレー
ト部６に対して出力し、マイクロプロセッサ１が前記シ
ミュレート情報を取り込むとき持ち信号２１の発生を停
止する持ち信号発生手段としてのトラップ回路４とを備
え、さらに、制御部７およびインタフェース部８を備え
ている。
クロプロセッサ１と、記憶手段としてのメモリ２と、バ
ス１１に接続されこのメモリ２のアドレスを設定するデ
コーダ３とを含むマイクロプロセッサ部３０を備えたプ
ログラム開発装置において、本発明の特徴とするところ
の、人出力デバイスをシミュレートしシミュレート情報
を生威し前記マイクロプロセッサ部３０に対して出力す
るシミュレート手段としてのシミュレート部６と、バス
１５によりバス１１に接続され、マイクロプロセッサ部
３０とシミュレート部６との間の通信を行い前記シミュ
レート情報をマイクロプロセッサ部３０に対して送信す
る通信手段としての通信回路５と、バス１４によりバス
１１に接続され、メモリ２の特定のアドレスが指定され
たとき、マイクロプロセッサ１を持ち状態にする持ち信
号２１を発生しマイクロプロセッサ１およびシミュレー
ト部６に対して出力し、マイクロプロセッサ１が前記シ
ミュレート情報を取り込むとき持ち信号２１の発生を停
止する持ち信号発生手段としてのトラップ回路４とを備
え、さらに、制御部７およびインタフェース部８を備え
ている。
次に、本実施例の動作について説明する。
マイクロプロセッサ１はプログラムの生成処理を行う。
メモリ２は、スタティックＲＡＭおよびダイナミックＲ
Ａ、Ｍ等から構成され、データの読み出しおよび書き込
みが行われる。
Ａ、Ｍ等から構成され、データの読み出しおよび書き込
みが行われる。
デコーダ３は、メモリ２のアドレスを任意のアドレスに
マツプする。
マツプする。
トラップ回路４は、バス１１の内容を常にモニタし、制
御部７より設定されたアドレスを検出すると、持ち信号
２１を発生し、マイクロプロセッサ１および通信回路５
に対して出力する。通信回路５は、マイクロプロセッサ
１がウェイト時に、バス１１の内容のシミュレート部６
へ送る。また、シミュレート部６からの応答をバス１１
へ送信する。
御部７より設定されたアドレスを検出すると、持ち信号
２１を発生し、マイクロプロセッサ１および通信回路５
に対して出力する。通信回路５は、マイクロプロセッサ
１がウェイト時に、バス１１の内容のシミュレート部６
へ送る。また、シミュレート部６からの応答をバス１１
へ送信する。
シミュレート部６は、トラップ回路４から発生された持
ち信号２１をトリガとして、バス１１の内容を通信回路
５を経由して読み出し、解析し、アドレスに対応した入
出力デバイスのシミュレーションを読み出しデータをも
とに実行し、シミュレーション結果を通信回路５を経由
してバス１１へ出力する。
ち信号２１をトリガとして、バス１１の内容を通信回路
５を経由して読み出し、解析し、アドレスに対応した入
出力デバイスのシミュレーションを読み出しデータをも
とに実行し、シミュレーション結果を通信回路５を経由
してバス１１へ出力する。
インタフェース部８は、利用者とのインタフェースをつ
かさどる部分であり、キーボード、マウスおよびデイス
プレィ等より構成され、コマンドの入力、結果の表示、
ならびにシステムの状態表示等を行う。
かさどる部分であり、キーボード、マウスおよびデイス
プレィ等より構成され、コマンドの入力、結果の表示、
ならびにシステムの状態表示等を行う。
制御部７は、コマンド信号２２によりデコーダ３へのア
ドレスの設定、トラップ回路４へのアドレスデータの設
定、ならびにシミュレーション部６へのシミュレーショ
ン内容の設定を行う。
ドレスの設定、トラップ回路４へのアドレスデータの設
定、ならびにシミュレーション部６へのシミュレーショ
ン内容の設定を行う。
次に、どのようにして実装されていない人出力デバイス
を動かすプログラムを開発できるかを第２図および第３
図を参照して説明する。ターゲットとなるハードウェア
として第２図に示すように、マイクロプロセッサ１を持
ち、メモリ２として０〜ＦＦ番地まで２５６バイトなら
びに人出力デバイスとして通信回線用ＬＳＩ９．１個を
持ち、その内部のデータレジスタ（ＤＲ）９ａが１００
番地、コントロールステータスレジスタ （ＳＲ）９ｂ
が１０１番地にマツプされているとする。また、このコ
ントロールステータスレジスタ９ｂは次の機能を持つと
する。通信回線用ＬＳＩ９ヘリードのときは、ステータ
スとして機能し、ＵＳＢが０のときエラーなし、１のと
きエラーありを示す。また、ライトのときは、ＬＳＢが
０のとき送信、↓のとき受信とする。
を動かすプログラムを開発できるかを第２図および第３
図を参照して説明する。ターゲットとなるハードウェア
として第２図に示すように、マイクロプロセッサ１を持
ち、メモリ２として０〜ＦＦ番地まで２５６バイトなら
びに人出力デバイスとして通信回線用ＬＳＩ９．１個を
持ち、その内部のデータレジスタ（ＤＲ）９ａが１００
番地、コントロールステータスレジスタ （ＳＲ）９ｂ
が１０１番地にマツプされているとする。また、このコ
ントロールステータスレジスタ９ｂは次の機能を持つと
する。通信回線用ＬＳＩ９ヘリードのときは、ステータ
スとして機能し、ＵＳＢが０のときエラーなし、１のと
きエラーありを示す。また、ライトのときは、ＬＳＢが
０のとき送信、↓のとき受信とする。
第３図に示すように、まず、この実施例の開発装置を使
用する利用者は、インタフェース部８を用いて、通信回
線用ＬＳＩ９のマツプされているアドレス１００ と１
０１、ならびにメモリ２のアドレス００〜ＦＦ番地を記
述する。また、通信回線用ＬＳＩ９の動作は、シミュレ
ート部６内にすでにライブラリとして用意されていると
する。
用する利用者は、インタフェース部８を用いて、通信回
線用ＬＳＩ９のマツプされているアドレス１００ と１
０１、ならびにメモリ２のアドレス００〜ＦＦ番地を記
述する。また、通信回線用ＬＳＩ９の動作は、シミュレ
ート部６内にすでにライブラリとして用意されていると
する。
マイクロプロセッサ１が、命令をメモリ２から取り出し
て実行し、Ｉ１０命令を実行しくステップ３３）、１０
１番地がアクセスされると（ステップＳ２）、トラップ
回路４はマイクロプロセッサ１およびシミヌレ−１部６
に持ち信号２１を送る（ステップ３３）。この持ち信号
２１によりマイクロプロセッサ１は持ち状態になり、ま
た、シミュレート部６は通信回路５を経由してバス１１
の状態を読み出すくステップＳ４）。このとき、バス１
１の状態がリードならば（ステップＳ５〉、シミュレー
ト部６は、そのときのステータス例えば、エラー有りバ
ス中のデータ線のＬＳＢが１を通信回路５を経由してバ
ス１１へ送り出す。これと同時に、トラップ回路４は、
マイクロプロセッサ１のウェイト状態を解除しくステッ
プＳ６）、マイクロプロセッサ１はバス１１上に出力さ
れたシミュレート部６からの情報を読み取る（ステップ
３７）。
て実行し、Ｉ１０命令を実行しくステップ３３）、１０
１番地がアクセスされると（ステップＳ２）、トラップ
回路４はマイクロプロセッサ１およびシミヌレ−１部６
に持ち信号２１を送る（ステップ３３）。この持ち信号
２１によりマイクロプロセッサ１は持ち状態になり、ま
た、シミュレート部６は通信回路５を経由してバス１１
の状態を読み出すくステップＳ４）。このとき、バス１
１の状態がリードならば（ステップＳ５〉、シミュレー
ト部６は、そのときのステータス例えば、エラー有りバ
ス中のデータ線のＬＳＢが１を通信回路５を経由してバ
ス１１へ送り出す。これと同時に、トラップ回路４は、
マイクロプロセッサ１のウェイト状態を解除しくステッ
プＳ６）、マイクロプロセッサ１はバス１１上に出力さ
れたシミュレート部６からの情報を読み取る（ステップ
３７）。
以上の動作を繰り返すことにより（ステップＳ８〉、ハ
ードウェアとしては存在しない通信回線用ＬＳＩ３００
を、あたかも存在しているかのようにマイクロプロセッ
サ１に見せることができ、プログラドの実行をマイクロ
プロセッサ１に行わせることができる。
ードウェアとしては存在しない通信回線用ＬＳＩ３００
を、あたかも存在しているかのようにマイクロプロセッ
サ１に見せることができ、プログラドの実行をマイクロ
プロセッサ１に行わせることができる。
以上説明したように、本発明は、マイクロプロセッサは
リアルチップを用いて動作させ、Ｉ１０デバイスをシミ
ュレーションすることにより、実際のハードウェアが完
成する前にソフトウェアの開発ができ、開発期間の短縮
とソフトウェアの品質向上ができる効果がある。
リアルチップを用いて動作させ、Ｉ１０デバイスをシミ
ュレーションすることにより、実際のハードウェアが完
成する前にソフトウェアの開発ができ、開発期間の短縮
とソフトウェアの品質向上ができる効果がある。
また、マイクロプロセッサをリアルチップで用いるため
、マイクロプロセッサの記述をしなくてすむため、開発
期間の短縮ができる効果がある。
、マイクロプロセッサの記述をしなくてすむため、開発
期間の短縮ができる効果がある。
１・・・マイクロプロセッサ、２・・・メモリ、３・・
・デコーダ、４・・・トラップ回路、５・・・通信回路
、６・・・シミユレータ部、７・・・制御部、８・・・
インタフェース部、９・・・通信回線用ＬＳＩ、９ａ・
・・データレジスタ（ＤＲ） 、９ｂ・・・コントロー
ルステータスレジスタ （ＳＲ）、１１〜１５・・・バ
ス、２１・・・持ち信号、２２・・・コマンド信号、３
０・・・マイクロプロセッサ部。
・デコーダ、４・・・トラップ回路、５・・・通信回路
、６・・・シミユレータ部、７・・・制御部、８・・・
インタフェース部、９・・・通信回線用ＬＳＩ、９ａ・
・・データレジスタ（ＤＲ） 、９ｂ・・・コントロー
ルステータスレジスタ （ＳＲ）、１１〜１５・・・バ
ス、２１・・・持ち信号、２２・・・コマンド信号、３
０・・・マイクロプロセッサ部。
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと、記憶手段と、この記憶手段
のアドレスを設定するデコーダとを含むマイクロプロセ
ッサ部を備えたプログラム開発装置において、 入出力デバイスをシミュレートしシミュレート情報を生
成し前記マイクロプロセッサ部に対して出力するシミュ
レート手段と、 前記マイクロプロセッサ部と前記シミュレート手段との
間の通信を行い前記シミュレート情報を前記マイクロプ
ロセッサ部に対して送信する通信手段と、 前記記憶手段の特定のアドレスが指定されたとき、前記
マイクロプロセッサを持ち状態にする持ち信号を発生し
前記マイクロプロセッサおよび前記シミュレート手段に
対して出力し、前記マイクロプロセッサが前記シミュレ
ート情報を取り込むとき前記持ち信号の発生を停止する
持ち信号発生手段と を備えたことを特徴とするプログラム開発装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205022A JPH0368037A (ja) | 1989-08-07 | 1989-08-07 | プログラム開発装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205022A JPH0368037A (ja) | 1989-08-07 | 1989-08-07 | プログラム開発装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368037A true JPH0368037A (ja) | 1991-03-25 |
Family
ID=16500148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205022A Pending JPH0368037A (ja) | 1989-08-07 | 1989-08-07 | プログラム開発装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009144892A1 (ja) * | 2008-05-28 | 2009-12-03 | パナソニック株式会社 | デバイスエミュレーション支援装置、デバイスエミュレーション支援方法、デバイスエミュレーション支援回路及び情報処理装置 |
-
1989
- 1989-08-07 JP JP1205022A patent/JPH0368037A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009144892A1 (ja) * | 2008-05-28 | 2009-12-03 | パナソニック株式会社 | デバイスエミュレーション支援装置、デバイスエミュレーション支援方法、デバイスエミュレーション支援回路及び情報処理装置 |
| US8374842B2 (en) | 2008-05-28 | 2013-02-12 | Panasonic Corporation | Device emulation support apparatus, device emulation support method, device emulation support circuit and information processor |
| JP5307133B2 (ja) * | 2008-05-28 | 2013-10-02 | パナソニック株式会社 | デバイスエミュレーション支援装置、デバイスエミュレーション支援方法、デバイスエミュレーション支援回路及び情報処理装置 |
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