JPS59151247A - 情報処理装置の試験装置 - Google Patents
情報処理装置の試験装置Info
- Publication number
- JPS59151247A JPS59151247A JP58024577A JP2457783A JPS59151247A JP S59151247 A JPS59151247 A JP S59151247A JP 58024577 A JP58024577 A JP 58024577A JP 2457783 A JP2457783 A JP 2457783A JP S59151247 A JPS59151247 A JP S59151247A
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- Japan
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- test
- procedure
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置に係り、特にシステム試験に好
適な試験方式に関する。
適な試験方式に関する。
従来の情報処理装置の試験方式を第１図に示す。図中、
１は被試験装置、２は試験用他装置、又は試験用擬似装
置を示す。以下２を試験用装置と総称する。試験用擬似
装置とは、試験用他装置の機能動作、又は被試験装置に
対する試験用他装置のインタフェース動作を代行して実
行する装置である。被試験装置１から試験用装置２へ送
られた情報は、試験用装置２で処理されその応答が被試
験装置１へ返される。又逆に、試験用装置２から被試験
装置１へ送られた情報は、被試験装置１で処理され、そ
の応答が試験用装置２へ返される。
１は被試験装置、２は試験用他装置、又は試験用擬似装
置を示す。以下２を試験用装置と総称する。試験用擬似
装置とは、試験用他装置の機能動作、又は被試験装置に
対する試験用他装置のインタフェース動作を代行して実
行する装置である。被試験装置１から試験用装置２へ送
られた情報は、試験用装置２で処理されその応答が被試
験装置１へ返される。又逆に、試験用装置２から被試験
装置１へ送られた情報は、被試験装置１で処理され、そ
の応答が試験用装置２へ返される。
この様に、従来の試験方式では被試験装置１の他に試験
用装置２か必要となり、被試験装置１の開発と同時に試
験用装置２も開発を行い、両者を接続して試験する必要
かあった。
用装置２か必要となり、被試験装置１の開発と同時に試
験用装置２も開発を行い、両者を接続して試験する必要
かあった。
特に、一部の和学技術計算専用の電子計算機の様に、汎
用計算を行う装置と科学技術計算を行う装置とか連結し
た搗造となっている計算機の場合、全体としてのシステ
ム試験を行うには両装置の連動が必要となり、両装置を
開発するとなると、特定期間への開発工数の集中、両装
置の論理品質の早期確立が必要等の問題かあった。
用計算を行う装置と科学技術計算を行う装置とか連結し
た搗造となっている計算機の場合、全体としてのシステ
ム試験を行うには両装置の連動が必要となり、両装置を
開発するとなると、特定期間への開発工数の集中、両装
置の論理品質の早期確立が必要等の問題かあった。
また、いすＪｌか一万を試験用擬似装置で代行させる場
合でも、両装置とも機能が複雑で、論理規模も非常に太
きいため、実際には試験用擬似装置の開発は困難であっ
た。
合でも、両装置とも機能が複雑で、論理規模も非常に太
きいため、実際には試験用擬似装置の開発は困難であっ
た。
本発明の目的は、情報処理装置の試験方式に関し、汎用
的かつ効果的な試験方式を提供することにある。
的かつ効果的な試験方式を提供することにある。
本発明は、情報処理装置のシステム試験に際し、試験用
他装置あるいは試験用擬似装置を接続しなくとも、代り
に次に述べる擬似プロセジャを接続することにより、情
報処理装置のシステム試験を、汎用的かつ効率的に行お
うとする試験方式である。この擬似プロセジャは、試験
用他装置の機能を装置個々の論理方式には依存せずに、
汎用的にプログラムで記述し実行することにより、当該
装置の機能をプログラム上で擬似的に実行可能とさせる
ものである。
他装置あるいは試験用擬似装置を接続しなくとも、代り
に次に述べる擬似プロセジャを接続することにより、情
報処理装置のシステム試験を、汎用的かつ効率的に行お
うとする試験方式である。この擬似プロセジャは、試験
用他装置の機能を装置個々の論理方式には依存せずに、
汎用的にプログラムで記述し実行することにより、当該
装置の機能をプログラム上で擬似的に実行可能とさせる
ものである。
以下、本発明の方式及び−実施例を第２図。
第６図により説明イる。第２図は、本発明による情報処
理装置の試験方式を示す。図中、１は被試験装置、３は
試験用擬似プロセジャを示す。
理装置の試験方式を示す。図中、１は被試験装置、３は
試験用擬似プロセジャを示す。
４は上記被試験装置１、試験用擬似プロセジャ６間で情
報のレベル俊゛換、伝達を行うアダプタを示す。
報のレベル俊゛換、伝達を行うアダプタを示す。
被試験装ｆｉｉｌｆ １からアダプタ４へ送らねた情報
（・・−ド傷号）は、アダプタ４によりハード信号から
ソフト信号へレベル変換され、試験用擬（＋、Ｊプロセ
ジャ６へ送られろ。試験用擬似プロセジャ６は、被試験
装置１とのインタフェース動作をプログラム上で擬似的
に実行するプログラム、及びそのプログラムを実行する
ための情報処理装置より構成される。アダプタ４より送
られた情￥Ｆｉ（ソフト信号）は、前記試験用擬似プロ
セジャ６で処理され、その応答（ソフト信号）かアダプ
タ４へ返されろ。試験用擬似プロセジャ６から返された
情報（ソフト信号）は、アダプタ４によりソフト信号か
らハード信号レベル変換され、被試験装置１へ返される
。
（・・−ド傷号）は、アダプタ４によりハード信号から
ソフト信号へレベル変換され、試験用擬（＋、Ｊプロセ
ジャ６へ送られろ。試験用擬似プロセジャ６は、被試験
装置１とのインタフェース動作をプログラム上で擬似的
に実行するプログラム、及びそのプログラムを実行する
ための情報処理装置より構成される。アダプタ４より送
られた情￥Ｆｉ（ソフト信号）は、前記試験用擬似プロ
セジャ６で処理され、その応答（ソフト信号）かアダプ
タ４へ返されろ。試験用擬似プロセジャ６から返された
情報（ソフト信号）は、アダプタ４によりソフト信号か
らハード信号レベル変換され、被試験装置１へ返される
。
４ 又逆に、試験用擬似プロセジャろからアタ
ブタ４へ送られた情報（ソフト信号）は、アダプタ４に
よりシフト信号から７・−ド侶号へレベル変換され、被
試験装置１へ送られろ。アダプタ４より送らねた情報（
ハード信号）は、被試験装置１で処理され、その応答（
）・−ド信号）かアダプタ４へ返される。被試験装置１
から返さ才また情報（ハード信号）は、アダプタ４によ
りバー ド伯号からソフト伯号ヘレベル変換され、試験
用擬似プロセジャ３へ返される。
ブタ４へ送られた情報（ソフト信号）は、アダプタ４に
よりシフト信号から７・−ド侶号へレベル変換され、被
試験装置１へ送られろ。アダプタ４より送らねた情報（
ハード信号）は、被試験装置１で処理され、その応答（
）・−ド信号）かアダプタ４へ返される。被試験装置１
から返さ才また情報（ハード信号）は、アダプタ４によ
りバー ド伯号からソフト伯号ヘレベル変換され、試験
用擬似プロセジャ３へ返される。
この様に、本発明による試、験方式では、級試験装置盾
１の他に試験用擬似プロセジャ５とアダプタ４か必要に
なるか、蜘、下に述べる理由により、第１図で述べた試
験用装置２の開発よりも開発工数、論理品質の点で有利
でおる。以下、その坊・由を述へる。試験用擬似プロセ
ジャ６は被試験装置１個々の論理方式には依存せずに、
汎用的に作成可能であるため、−ｉ作成すれは後続他機
種（同種の装Ｗ）へも使用１−ることができろ。−万、
アダプタ４ば、一部、被試験装置１個々の論理方式に依
存する部分があるか、これは被試験装置１内のレジスタ
やメモリに対し、その内容を読み出したり書き込んだり
する論理であり、その論理の作成は比較的容易に行える
。アダプタ４を後続他機種（同種の装置）へ使用する場
合でも、アダプタ４を介して、被試験装置１と試験用擬
似プロセジャ３との間で伝達し合うレジスタやメモリの
ｆＩｌｌ類は、機種間でほぼ同一であり、アダプタ４の
改造は前記被試験装置１個々の論理方式に依存する部分
のみでよい。
１の他に試験用擬似プロセジャ５とアダプタ４か必要に
なるか、蜘、下に述べる理由により、第１図で述べた試
験用装置２の開発よりも開発工数、論理品質の点で有利
でおる。以下、その坊・由を述へる。試験用擬似プロセ
ジャ６は被試験装置１個々の論理方式には依存せずに、
汎用的に作成可能であるため、−ｉ作成すれは後続他機
種（同種の装Ｗ）へも使用１−ることができろ。−万、
アダプタ４ば、一部、被試験装置１個々の論理方式に依
存する部分があるか、これは被試験装置１内のレジスタ
やメモリに対し、その内容を読み出したり書き込んだり
する論理であり、その論理の作成は比較的容易に行える
。アダプタ４を後続他機種（同種の装置）へ使用する場
合でも、アダプタ４を介して、被試験装置１と試験用擬
似プロセジャ３との間で伝達し合うレジスタやメモリの
ｆＩｌｌ類は、機種間でほぼ同一であり、アダプタ４の
改造は前記被試験装置１個々の論理方式に依存する部分
のみでよい。
次に第６図により、本発明による情報処理装置の試験方
式の一実施例を説明する。情報処理装置の例として、汎
用計算ユニット（以下ＳＰと略す）と科学技術計算ユニ
ット（以下ＡＰと略す）とから構成されて（・る科学技
術計算専用計算機を採る。ここでは、ＳＰ、ＡＰ各々で
実行される命令を各々総称して、ＳＰ命令 ＡＩ）命令
と呼ぶ。内部にＳＰ命令とＡＰ命令の両方を含む科学技
術計模用プログラムσ２例を第４図に示す。
式の一実施例を説明する。情報処理装置の例として、汎
用計算ユニット（以下ＳＰと略す）と科学技術計算ユニ
ット（以下ＡＰと略す）とから構成されて（・る科学技
術計算専用計算機を採る。ここでは、ＳＰ、ＡＰ各々で
実行される命令を各々総称して、ＳＰ命令 ＡＩ）命令
と呼ぶ。内部にＳＰ命令とＡＰ命令の両方を含む科学技
術計模用プログラムσ２例を第４図に示す。
本実施例では、前記科学技術引算専用計算機のうち、Ａ
Ｐ′？被試験装置１とする。また、ＳＰの機能とＡＰに
対するＳＰのインタフェース動作をプログラムで記述し
、実行することにより、ＳＰの動作をプログラム上で擬
似的に実行可能とさせたプログラム、及びそのプログラ
ムを実行てろためσ）悄辛に処理装置を擬似プロセジャ
３とする。
Ｐ′？被試験装置１とする。また、ＳＰの機能とＡＰに
対するＳＰのインタフェース動作をプログラムで記述し
、実行することにより、ＳＰの動作をプログラム上で擬
似的に実行可能とさせたプログラム、及びそのプログラ
ムを実行てろためσ）悄辛に処理装置を擬似プロセジャ
３とする。
更に、被試験装置１と擬世プロセジャ３との間にあって
、ハード信号とソフ） （Ｔｈ号とのレベル変換と伝達
を行う装置をアダプタ４とする。
、ハード信号とソフ） （Ｔｈ号とのレベル変換と伝達
を行う装置をアダプタ４とする。
アダプタ４には、１０装置５．ＡＰＫ対１−るスタート
制御論理６．ＡＰに対するエンドηＩＩ御論理７゜ドラ
イバー回路８．レシーバ回路９等を含む。
制御論理６．ＡＰに対するエンドηＩＩ御論理７゜ドラ
イバー回路８．レシーバ回路９等を含む。
このシステムに於いて、第４図に示す科学技術！ｉ算用
）−ログラムか実行される場合の手順を、次に説明する
。ます、プログラム最′初のＳＰ命令を実行するために
、擬似フーロセジャ６か起動され、ＳＰ命令１からＳＰ
命令ｍ迄をＩｔｌＬ’１次実行−「る。
）−ログラムか実行される場合の手順を、次に説明する
。ます、プログラム最′初のＳＰ命令を実行するために
、擬似フーロセジャ６か起動され、ＳＰ命令１からＳＰ
命令ｍ迄をＩｔｌＬ’１次実行−「る。
同時に、命令実行に伴い更新か必要となったレジスタ、
メモリは、擬似プロセジャ３内で所定の領域か石′仔保
してあり、それを適宜更新する。
メモリは、擬似プロセジャ３内で所定の領域か石′仔保
してあり、それを適宜更新する。
ＳＰ命令ｍの実行終了後、被試験装置１でのＡＰ命令の
実行に必要な擬似プロセジャ６内のレジスタ、メモリの
内容なｌｏ−ＷＴ系の命令により１０装置５へ書き込む
。１．き込み終了後、スタート制御論理６ケ起動１−る
○ スタート制御論理６は、擬似プロセジャ６からの起動に
基き、■０装置５に書き込まれている擬似プロセジャ６
内のレジスタ、メモリの内容？面接読谷出し、ＡＰ書き
込み用内部ノくソファレジスタ１０に一旦格納１−ろ。
実行に必要な擬似プロセジャ６内のレジスタ、メモリの
内容なｌｏ−ＷＴ系の命令により１０装置５へ書き込む
。１．き込み終了後、スタート制御論理６ケ起動１−る
○ スタート制御論理６は、擬似プロセジャ６からの起動に
基き、■０装置５に書き込まれている擬似プロセジャ６
内のレジスタ、メモリの内容？面接読谷出し、ＡＰ書き
込み用内部ノくソファレジスタ１０に一旦格納１−ろ。
その後、ＡＰ書き込み用内部ノ＜ソファレジスタ１０に
格納し１こ内容をドライ・・回路８を介して被試験装に
１へ送出し、スタート制御論理６で生成したセット信号
により被試験装置１内の所定のレジスタやメモリへセッ
トされる。その後、リセノ１〜．タイミング開始、ＡＰ
動作開始情号等を、ドライバ回路８を介して被試験装置
１へ送出し、被試験装置１を起動する。
格納し１こ内容をドライ・・回路８を介して被試験装に
１へ送出し、スタート制御論理６で生成したセット信号
により被試験装置１内の所定のレジスタやメモリへセッ
トされる。その後、リセノ１〜．タイミング開始、ＡＰ
動作開始情号等を、ドライバ回路８を介して被試験装置
１へ送出し、被試験装置１を起動する。
被試験装置１は、スタート制御論理６からの起動に基き
Ｍ命令の実行を開始し、以後、Ｍ命令１からＡＰ命令ｎ
迄を順次実行する。
Ｍ命令の実行を開始し、以後、Ｍ命令１からＡＰ命令ｎ
迄を順次実行する。
同時に、命令実行に伴い更新か必要になった被試験装置
１内の所定のレジスタ、メモリを適宜更Ｗｉｆる。ＡＰ
命令ｎの実行終了後、ＡＰ動作終了情号をレシーバ回１
＠９を介してエンド制御論班１７′＼送出し、エンド制
御論理７を起動する。
１内の所定のレジスタ、メモリを適宜更Ｗｉｆる。ＡＰ
命令ｎの実行終了後、ＡＰ動作終了情号をレシーバ回１
＠９を介してエンド制御論班１７′＼送出し、エンド制
御論理７を起動する。
エンド制御論理７は、被試験装置１からの起動に基き、
擬似プロセジャ６でのＳＰ命令の実行に必要な薮試験装
ｆｉｔ Ｉ内のレジスタ、メモリの内容をレシーバ回路
９を介して読み出し、ＡＰ読み出し用内部バッファレジ
スタ１１に一旦格納する。その後、タイミング終了信号
をドライノく回路８を介して被試験装置１へ送出し、被
試験装置１の動作を停止させる。次にエンド制御論理７
は、ＡＰ読み出し用内部バッファレジスタ１１に格納し
た内容を１０装置５へ直接曹き込み、書き込み終了後、
擬似プロセジャ６を起動する。
擬似プロセジャ６でのＳＰ命令の実行に必要な薮試験装
ｆｉｔ Ｉ内のレジスタ、メモリの内容をレシーバ回路
９を介して読み出し、ＡＰ読み出し用内部バッファレジ
スタ１１に一旦格納する。その後、タイミング終了信号
をドライノく回路８を介して被試験装置１へ送出し、被
試験装置１の動作を停止させる。次にエンド制御論理７
は、ＡＰ読み出し用内部バッファレジスタ１１に格納し
た内容を１０装置５へ直接曹き込み、書き込み終了後、
擬似プロセジャ６を起動する。
擬似プロセジャ６は、エンド制御論理７からの起動に基
き、ＩＯ装置５に書き込まれている被試験装置１用のレ
ジスタ、メモリの内容をＩ（Ｊ−ＲＤ系の命令により読
み出し、擬似プロセジャ６内所定の頓域ヘセノトする。
き、ＩＯ装置５に書き込まれている被試験装置１用のレ
ジスタ、メモリの内容をＩ（Ｊ−ＲＤ系の命令により読
み出し、擬似プロセジャ６内所定の頓域ヘセノトする。
セント終了後、ＳＰ命令の実行を開始し、以後、ＳＰ命
令１からＳＰ命令ｍを実行し１このと同様にして、ＳＰ
命令ｎ以降の命令を実行する。ここで、ＩＯ装置５に対
するアクセス方法について説明する。■０装置５は、■
０デバイス１２．ＩＯ制御装置１ｔｌ、ＩＯ制御装置Ｒ
２より構成される。■０制御装置１は擬似プロセジャ６
か、また１０制御装置２はスタート制御論理６及びエン
ド制御論理７が、各々、■０テバイス１２をアクセス１
ろ時経由する１０制御装置である。
令１からＳＰ命令ｍを実行し１このと同様にして、ＳＰ
命令ｎ以降の命令を実行する。ここで、ＩＯ装置５に対
するアクセス方法について説明する。■０装置５は、■
０デバイス１２．ＩＯ制御装置１ｔｌ、ＩＯ制御装置Ｒ
２より構成される。■０制御装置１は擬似プロセジャ６
か、また１０制御装置２はスタート制御論理６及びエン
ド制御論理７が、各々、■０テバイス１２をアクセス１
ろ時経由する１０制御装置である。
Ｉ（Ｊ ？ｌｉｌ制御装＠１とＩＯ制御装置２は、共に
１０デバイス１２に対する動作機能は全く同じであるか
、前者は擬似〕−ロセジャ６を構成する情報処理装置か
プログラムを実行し１０系命令な発行した時に、その１
０系命令の指示に従い、デバイス１２をアクセスする時
の動作を制御する１０制御装置であり、後者はスタート
制御論理６及びエンド制御論理７か直接ＩＯデバイス１
２をアクセスする時の動作苓・制御する１０制御装置で
ある。ＩＯデバイスに書き込まれた情報に関し、その形
式、省き込み位置（アドレス）は、擬似プロセジャ６、
スタート制御論理６．及びエンド制御論理７間で互いに
統一 し７てあり、固定である。
１０デバイス１２に対する動作機能は全く同じであるか
、前者は擬似〕−ロセジャ６を構成する情報処理装置か
プログラムを実行し１０系命令な発行した時に、その１
０系命令の指示に従い、デバイス１２をアクセスする時
の動作を制御する１０制御装置であり、後者はスタート
制御論理６及びエンド制御論理７か直接ＩＯデバイス１
２をアクセスする時の動作苓・制御する１０制御装置で
ある。ＩＯデバイスに書き込まれた情報に関し、その形
式、省き込み位置（アドレス）は、擬似プロセジャ６、
スタート制御論理６．及びエンド制御論理７間で互いに
統一 し７てあり、固定である。
以上説明ｔ〜だ様に、被試験装置１と擬似プロセジャ６
とで、アダプタ４を仲立として情報を伝達し合い、被試
験装置１と擬似プロセジャ３とを連動することにより、
結果的に擬似プロセジャろで動作機能を代行した試験用
他装置を、被試験装置１に連動したのと等価となり、シ
ステム的な試験を行うことが可能となる。
とで、アダプタ４を仲立として情報を伝達し合い、被試
験装置１と擬似プロセジャ３とを連動することにより、
結果的に擬似プロセジャろで動作機能を代行した試験用
他装置を、被試験装置１に連動したのと等価となり、シ
ステム的な試験を行うことが可能となる。
本発明によれば、被試験装置のシステム試験を行う場合
、従来の試験方式の様に試験用他装置の光成を待って接
続したり、試験用擬似プロセジャ乞妨たに作成して接続
し１こすすることなく、これら接続すべき装置の動作機
能をプログラムで記述し実行する擬似プロセジャを作成
し接続することにより、被試験装置のシステム試験か行
えるので、被試験装置の論理品質の早期向上、試験工数
の低減、試験期間の短縮等の効果かある。
、従来の試験方式の様に試験用他装置の光成を待って接
続したり、試験用擬似プロセジャ乞妨たに作成して接続
し１こすすることなく、これら接続すべき装置の動作機
能をプログラムで記述し実行する擬似プロセジャを作成
し接続することにより、被試験装置のシステム試験か行
えるので、被試験装置の論理品質の早期向上、試験工数
の低減、試験期間の短縮等の効果かある。
第１図は従来方式による情報処理装置の試験方式図、第
２図は本発明で説明した情報処理装置の試験方式図、第
３図は前記試験方式に基く試験方法の一実施例、第４図
は前記実施例で実行する科学技術計算用プログラムの例
を示す。 １ 被試験装置、２・・試験用装置、６ ・擬似プロセ
ジャ、４ アダプタ、５・・・・・ＩＯ装置、６ スタ
ート制御論理、７・・エンド制御論理、８・ ドライバ
回路、９・・レシーバ回路、１０ ・ＡＰ Ｗき込み
用内部バッファレジスタ、１１ ＡＰ 読み出し用内
部バッファレジスタ、１２■０テバイス、１３・・ＩＯ
制御装置１．１４■０制御装置２ 代理人弁理士 高 橋 明、央 第 ４ 図
２図は本発明で説明した情報処理装置の試験方式図、第
３図は前記試験方式に基く試験方法の一実施例、第４図
は前記実施例で実行する科学技術計算用プログラムの例
を示す。 １ 被試験装置、２・・試験用装置、６ ・擬似プロセ
ジャ、４ アダプタ、５・・・・・ＩＯ装置、６ スタ
ート制御論理、７・・エンド制御論理、８・ ドライバ
回路、９・・レシーバ回路、１０ ・ＡＰ Ｗき込み
用内部バッファレジスタ、１１ ＡＰ 読み出し用内
部バッファレジスタ、１２■０テバイス、１３・・ＩＯ
制御装置１．１４■０制御装置２ 代理人弁理士 高 橋 明、央 第 ４ 図
Claims (1)
- 情報処理装置の機能動作をプログラムで記述し実行する
ことにより、当該装置の機能動作をプログラム上で擬似
的に実行可能にするプログラム、及び当該プログラムを
実行するための別の情報処理装置から構成される擬似プ
ロセジャと、前記擬似プロセジャと被試験情報処理装置
との間に接続され両者間の情報のレベル変換と伝達を行
うアダプタと含有することを特徴とする情報処理装置の
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58024577A JPS59151247A (ja) | 1983-02-18 | 1983-02-18 | 情報処理装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58024577A JPS59151247A (ja) | 1983-02-18 | 1983-02-18 | 情報処理装置の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151247A true JPS59151247A (ja) | 1984-08-29 |
Family
ID=12142018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58024577A Pending JPS59151247A (ja) | 1983-02-18 | 1983-02-18 | 情報処理装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918594A (en) * | 1986-02-07 | 1990-04-17 | Hitachi, Ltd. | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
-
1983
- 1983-02-18 JP JP58024577A patent/JPS59151247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918594A (en) * | 1986-02-07 | 1990-04-17 | Hitachi, Ltd. | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
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