JPS59151247A - 情報処理装置の試験装置 - Google Patents
情報処理装置の試験装置Info
- Publication number
- JPS59151247A JPS59151247A JP58024577A JP2457783A JPS59151247A JP S59151247 A JPS59151247 A JP S59151247A JP 58024577 A JP58024577 A JP 58024577A JP 2457783 A JP2457783 A JP 2457783A JP S59151247 A JPS59151247 A JP S59151247A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置に係り、特にシステム試験に好
適な試験方式に関する。
適な試験方式に関する。
従来の情報処理装置の試験方式を第1図に示す。図中、
1は被試験装置、2は試験用他装置、又は試験用擬似装
置を示す。以下2を試験用装置と総称する。試験用擬似
装置とは、試験用他装置の機能動作、又は被試験装置に
対する試験用他装置のインタフェース動作を代行して実
行する装置である。被試験装置1から試験用装置2へ送
られた情報は、試験用装置2で処理されその応答が被試
験装置1へ返される。又逆に、試験用装置2から被試験
装置1へ送られた情報は、被試験装置1で処理され、そ
の応答が試験用装置2へ返される。
1は被試験装置、2は試験用他装置、又は試験用擬似装
置を示す。以下2を試験用装置と総称する。試験用擬似
装置とは、試験用他装置の機能動作、又は被試験装置に
対する試験用他装置のインタフェース動作を代行して実
行する装置である。被試験装置1から試験用装置2へ送
られた情報は、試験用装置2で処理されその応答が被試
験装置1へ返される。又逆に、試験用装置2から被試験
装置1へ送られた情報は、被試験装置1で処理され、そ
の応答が試験用装置2へ返される。
この様に、従来の試験方式では被試験装置1の他に試験
用装置2か必要となり、被試験装置1の開発と同時に試
験用装置2も開発を行い、両者を接続して試験する必要
かあった。
用装置2か必要となり、被試験装置1の開発と同時に試
験用装置2も開発を行い、両者を接続して試験する必要
かあった。
特に、一部の和学技術計算専用の電子計算機の様に、汎
用計算を行う装置と科学技術計算を行う装置とか連結し
た搗造となっている計算機の場合、全体としてのシステ
ム試験を行うには両装置の連動が必要となり、両装置を
開発するとなると、特定期間への開発工数の集中、両装
置の論理品質の早期確立が必要等の問題かあった。
用計算を行う装置と科学技術計算を行う装置とか連結し
た搗造となっている計算機の場合、全体としてのシステ
ム試験を行うには両装置の連動が必要となり、両装置を
開発するとなると、特定期間への開発工数の集中、両装
置の論理品質の早期確立が必要等の問題かあった。
また、いすJlか一万を試験用擬似装置で代行させる場
合でも、両装置とも機能が複雑で、論理規模も非常に太
きいため、実際には試験用擬似装置の開発は困難であっ
た。
合でも、両装置とも機能が複雑で、論理規模も非常に太
きいため、実際には試験用擬似装置の開発は困難であっ
た。
本発明の目的は、情報処理装置の試験方式に関し、汎用
的かつ効果的な試験方式を提供することにある。
的かつ効果的な試験方式を提供することにある。
本発明は、情報処理装置のシステム試験に際し、試験用
他装置あるいは試験用擬似装置を接続しなくとも、代り
に次に述べる擬似プロセジャを接続することにより、情
報処理装置のシステム試験を、汎用的かつ効率的に行お
うとする試験方式である。この擬似プロセジャは、試験
用他装置の機能を装置個々の論理方式には依存せずに、
汎用的にプログラムで記述し実行することにより、当該
装置の機能をプログラム上で擬似的に実行可能とさせる
ものである。
他装置あるいは試験用擬似装置を接続しなくとも、代り
に次に述べる擬似プロセジャを接続することにより、情
報処理装置のシステム試験を、汎用的かつ効率的に行お
うとする試験方式である。この擬似プロセジャは、試験
用他装置の機能を装置個々の論理方式には依存せずに、
汎用的にプログラムで記述し実行することにより、当該
装置の機能をプログラム上で擬似的に実行可能とさせる
ものである。
以下、本発明の方式及び−実施例を第2図。
第6図により説明イる。第2図は、本発明による情報処
理装置の試験方式を示す。図中、1は被試験装置、3は
試験用擬似プロセジャを示す。
理装置の試験方式を示す。図中、1は被試験装置、3は
試験用擬似プロセジャを示す。
4は上記被試験装置1、試験用擬似プロセジャ6間で情
報のレベル俊゛換、伝達を行うアダプタを示す。
報のレベル俊゛換、伝達を行うアダプタを示す。
被試験装fiilf 1からアダプタ4へ送らねた情報
(・・−ド傷号)は、アダプタ4によりハード信号から
ソフト信号へレベル変換され、試験用擬(+、Jプロセ
ジャ6へ送られろ。試験用擬似プロセジャ6は、被試験
装置1とのインタフェース動作をプログラム上で擬似的
に実行するプログラム、及びそのプログラムを実行する
ための情報処理装置より構成される。アダプタ4より送
られた情¥Fi(ソフト信号)は、前記試験用擬似プロ
セジャ6で処理され、その応答(ソフト信号)かアダプ
タ4へ返されろ。試験用擬似プロセジャ6から返された
情報(ソフト信号)は、アダプタ4によりソフト信号か
らハード信号レベル変換され、被試験装置1へ返される
。
(・・−ド傷号)は、アダプタ4によりハード信号から
ソフト信号へレベル変換され、試験用擬(+、Jプロセ
ジャ6へ送られろ。試験用擬似プロセジャ6は、被試験
装置1とのインタフェース動作をプログラム上で擬似的
に実行するプログラム、及びそのプログラムを実行する
ための情報処理装置より構成される。アダプタ4より送
られた情¥Fi(ソフト信号)は、前記試験用擬似プロ
セジャ6で処理され、その応答(ソフト信号)かアダプ
タ4へ返されろ。試験用擬似プロセジャ6から返された
情報(ソフト信号)は、アダプタ4によりソフト信号か
らハード信号レベル変換され、被試験装置1へ返される
。
4 又逆に、試験用擬似プロセジャろからアタ
ブタ4へ送られた情報(ソフト信号)は、アダプタ4に
よりシフト信号から7・−ド侶号へレベル変換され、被
試験装置1へ送られろ。アダプタ4より送らねた情報(
ハード信号)は、被試験装置1で処理され、その応答(
)・−ド信号)かアダプタ4へ返される。被試験装置1
から返さ才また情報(ハード信号)は、アダプタ4によ
りバー ド伯号からソフト伯号ヘレベル変換され、試験
用擬似プロセジャ3へ返される。
ブタ4へ送られた情報(ソフト信号)は、アダプタ4に
よりシフト信号から7・−ド侶号へレベル変換され、被
試験装置1へ送られろ。アダプタ4より送らねた情報(
ハード信号)は、被試験装置1で処理され、その応答(
)・−ド信号)かアダプタ4へ返される。被試験装置1
から返さ才また情報(ハード信号)は、アダプタ4によ
りバー ド伯号からソフト伯号ヘレベル変換され、試験
用擬似プロセジャ3へ返される。
この様に、本発明による試、験方式では、級試験装置盾
1の他に試験用擬似プロセジャ5とアダプタ4か必要に
なるか、蜘、下に述べる理由により、第1図で述べた試
験用装置2の開発よりも開発工数、論理品質の点で有利
でおる。以下、その坊・由を述へる。試験用擬似プロセ
ジャ6は被試験装置1個々の論理方式には依存せずに、
汎用的に作成可能であるため、−i作成すれは後続他機
種(同種の装W)へも使用1−ることができろ。−万、
アダプタ4ば、一部、被試験装置1個々の論理方式に依
存する部分があるか、これは被試験装置1内のレジスタ
やメモリに対し、その内容を読み出したり書き込んだり
する論理であり、その論理の作成は比較的容易に行える
。アダプタ4を後続他機種(同種の装置)へ使用する場
合でも、アダプタ4を介して、被試験装置1と試験用擬
似プロセジャ3との間で伝達し合うレジスタやメモリの
fIll類は、機種間でほぼ同一であり、アダプタ4の
改造は前記被試験装置1個々の論理方式に依存する部分
のみでよい。
1の他に試験用擬似プロセジャ5とアダプタ4か必要に
なるか、蜘、下に述べる理由により、第1図で述べた試
験用装置2の開発よりも開発工数、論理品質の点で有利
でおる。以下、その坊・由を述へる。試験用擬似プロセ
ジャ6は被試験装置1個々の論理方式には依存せずに、
汎用的に作成可能であるため、−i作成すれは後続他機
種(同種の装W)へも使用1−ることができろ。−万、
アダプタ4ば、一部、被試験装置1個々の論理方式に依
存する部分があるか、これは被試験装置1内のレジスタ
やメモリに対し、その内容を読み出したり書き込んだり
する論理であり、その論理の作成は比較的容易に行える
。アダプタ4を後続他機種(同種の装置)へ使用する場
合でも、アダプタ4を介して、被試験装置1と試験用擬
似プロセジャ3との間で伝達し合うレジスタやメモリの
fIll類は、機種間でほぼ同一であり、アダプタ4の
改造は前記被試験装置1個々の論理方式に依存する部分
のみでよい。
次に第6図により、本発明による情報処理装置の試験方
式の一実施例を説明する。情報処理装置の例として、汎
用計算ユニット(以下SPと略す)と科学技術計算ユニ
ット(以下APと略す)とから構成されて(・る科学技
術計算専用計算機を採る。ここでは、SP、AP各々で
実行される命令を各々総称して、SP命令 AI)命令
と呼ぶ。内部にSP命令とAP命令の両方を含む科学技
術計模用プログラムσ2例を第4図に示す。
式の一実施例を説明する。情報処理装置の例として、汎
用計算ユニット(以下SPと略す)と科学技術計算ユニ
ット(以下APと略す)とから構成されて(・る科学技
術計算専用計算機を採る。ここでは、SP、AP各々で
実行される命令を各々総称して、SP命令 AI)命令
と呼ぶ。内部にSP命令とAP命令の両方を含む科学技
術計模用プログラムσ2例を第4図に示す。
本実施例では、前記科学技術引算専用計算機のうち、A
P′?被試験装置1とする。また、SPの機能とAPに
対するSPのインタフェース動作をプログラムで記述し
、実行することにより、SPの動作をプログラム上で擬
似的に実行可能とさせたプログラム、及びそのプログラ
ムを実行てろためσ)悄辛に処理装置を擬似プロセジャ
3とする。
P′?被試験装置1とする。また、SPの機能とAPに
対するSPのインタフェース動作をプログラムで記述し
、実行することにより、SPの動作をプログラム上で擬
似的に実行可能とさせたプログラム、及びそのプログラ
ムを実行てろためσ)悄辛に処理装置を擬似プロセジャ
3とする。
更に、被試験装置1と擬世プロセジャ3との間にあって
、ハード信号とソフ) (Th号とのレベル変換と伝達
を行う装置をアダプタ4とする。
、ハード信号とソフ) (Th号とのレベル変換と伝達
を行う装置をアダプタ4とする。
アダプタ4には、10装置5.APK対1−るスタート
制御論理6.APに対するエンドηII御論理7゜ドラ
イバー回路8.レシーバ回路9等を含む。
制御論理6.APに対するエンドηII御論理7゜ドラ
イバー回路8.レシーバ回路9等を含む。
このシステムに於いて、第4図に示す科学技術!i算用
)−ログラムか実行される場合の手順を、次に説明する
。ます、プログラム最′初のSP命令を実行するために
、擬似フーロセジャ6か起動され、SP命令1からSP
命令m迄をItlL’1次実行−「る。
)−ログラムか実行される場合の手順を、次に説明する
。ます、プログラム最′初のSP命令を実行するために
、擬似フーロセジャ6か起動され、SP命令1からSP
命令m迄をItlL’1次実行−「る。
同時に、命令実行に伴い更新か必要となったレジスタ、
メモリは、擬似プロセジャ3内で所定の領域か石′仔保
してあり、それを適宜更新する。
メモリは、擬似プロセジャ3内で所定の領域か石′仔保
してあり、それを適宜更新する。
SP命令mの実行終了後、被試験装置1でのAP命令の
実行に必要な擬似プロセジャ6内のレジスタ、メモリの
内容なlo−WT系の命令により10装置5へ書き込む
。1.き込み終了後、スタート制御論理6ケ起動1−る
○ スタート制御論理6は、擬似プロセジャ6からの起動に
基き、■0装置5に書き込まれている擬似プロセジャ6
内のレジスタ、メモリの内容?面接読谷出し、AP書き
込み用内部ノくソファレジスタ10に一旦格納1−ろ。
実行に必要な擬似プロセジャ6内のレジスタ、メモリの
内容なlo−WT系の命令により10装置5へ書き込む
。1.き込み終了後、スタート制御論理6ケ起動1−る
○ スタート制御論理6は、擬似プロセジャ6からの起動に
基き、■0装置5に書き込まれている擬似プロセジャ6
内のレジスタ、メモリの内容?面接読谷出し、AP書き
込み用内部ノくソファレジスタ10に一旦格納1−ろ。
その後、AP書き込み用内部ノ<ソファレジスタ10に
格納し1こ内容をドライ・・回路8を介して被試験装に
1へ送出し、スタート制御論理6で生成したセット信号
により被試験装置1内の所定のレジスタやメモリへセッ
トされる。その後、リセノ1〜.タイミング開始、AP
動作開始情号等を、ドライバ回路8を介して被試験装置
1へ送出し、被試験装置1を起動する。
格納し1こ内容をドライ・・回路8を介して被試験装に
1へ送出し、スタート制御論理6で生成したセット信号
により被試験装置1内の所定のレジスタやメモリへセッ
トされる。その後、リセノ1〜.タイミング開始、AP
動作開始情号等を、ドライバ回路8を介して被試験装置
1へ送出し、被試験装置1を起動する。
被試験装置1は、スタート制御論理6からの起動に基き
M命令の実行を開始し、以後、M命令1からAP命令n
迄を順次実行する。
M命令の実行を開始し、以後、M命令1からAP命令n
迄を順次実行する。
同時に、命令実行に伴い更新か必要になった被試験装置
1内の所定のレジスタ、メモリを適宜更Wifる。AP
命令nの実行終了後、AP動作終了情号をレシーバ回1
@9を介してエンド制御論班17′\送出し、エンド制
御論理7を起動する。
1内の所定のレジスタ、メモリを適宜更Wifる。AP
命令nの実行終了後、AP動作終了情号をレシーバ回1
@9を介してエンド制御論班17′\送出し、エンド制
御論理7を起動する。
エンド制御論理7は、被試験装置1からの起動に基き、
擬似プロセジャ6でのSP命令の実行に必要な薮試験装
fit I内のレジスタ、メモリの内容をレシーバ回路
9を介して読み出し、AP読み出し用内部バッファレジ
スタ11に一旦格納する。その後、タイミング終了信号
をドライノく回路8を介して被試験装置1へ送出し、被
試験装置1の動作を停止させる。次にエンド制御論理7
は、AP読み出し用内部バッファレジスタ11に格納し
た内容を10装置5へ直接曹き込み、書き込み終了後、
擬似プロセジャ6を起動する。
擬似プロセジャ6でのSP命令の実行に必要な薮試験装
fit I内のレジスタ、メモリの内容をレシーバ回路
9を介して読み出し、AP読み出し用内部バッファレジ
スタ11に一旦格納する。その後、タイミング終了信号
をドライノく回路8を介して被試験装置1へ送出し、被
試験装置1の動作を停止させる。次にエンド制御論理7
は、AP読み出し用内部バッファレジスタ11に格納し
た内容を10装置5へ直接曹き込み、書き込み終了後、
擬似プロセジャ6を起動する。
擬似プロセジャ6は、エンド制御論理7からの起動に基
き、IO装置5に書き込まれている被試験装置1用のレ
ジスタ、メモリの内容をI(J−RD系の命令により読
み出し、擬似プロセジャ6内所定の頓域ヘセノトする。
き、IO装置5に書き込まれている被試験装置1用のレ
ジスタ、メモリの内容をI(J−RD系の命令により読
み出し、擬似プロセジャ6内所定の頓域ヘセノトする。
セント終了後、SP命令の実行を開始し、以後、SP命
令1からSP命令mを実行し1このと同様にして、SP
命令n以降の命令を実行する。ここで、IO装置5に対
するアクセス方法について説明する。■0装置5は、■
0デバイス12.IO制御装置1tl、IO制御装置R
2より構成される。■0制御装置1は擬似プロセジャ6
か、また10制御装置2はスタート制御論理6及びエン
ド制御論理7が、各々、■0テバイス12をアクセス1
ろ時経由する10制御装置である。
令1からSP命令mを実行し1このと同様にして、SP
命令n以降の命令を実行する。ここで、IO装置5に対
するアクセス方法について説明する。■0装置5は、■
0デバイス12.IO制御装置1tl、IO制御装置R
2より構成される。■0制御装置1は擬似プロセジャ6
か、また10制御装置2はスタート制御論理6及びエン
ド制御論理7が、各々、■0テバイス12をアクセス1
ろ時経由する10制御装置である。
I(J ?lil制御装@1とIO制御装置2は、共に
10デバイス12に対する動作機能は全く同じであるか
、前者は擬似〕−ロセジャ6を構成する情報処理装置か
プログラムを実行し10系命令な発行した時に、その1
0系命令の指示に従い、デバイス12をアクセスする時
の動作を制御する10制御装置であり、後者はスタート
制御論理6及びエンド制御論理7か直接IOデバイス1
2をアクセスする時の動作苓・制御する10制御装置で
ある。IOデバイスに書き込まれた情報に関し、その形
式、省き込み位置(アドレス)は、擬似プロセジャ6、
スタート制御論理6.及びエンド制御論理7間で互いに
統一 し7てあり、固定である。
10デバイス12に対する動作機能は全く同じであるか
、前者は擬似〕−ロセジャ6を構成する情報処理装置か
プログラムを実行し10系命令な発行した時に、その1
0系命令の指示に従い、デバイス12をアクセスする時
の動作を制御する10制御装置であり、後者はスタート
制御論理6及びエンド制御論理7か直接IOデバイス1
2をアクセスする時の動作苓・制御する10制御装置で
ある。IOデバイスに書き込まれた情報に関し、その形
式、省き込み位置(アドレス)は、擬似プロセジャ6、
スタート制御論理6.及びエンド制御論理7間で互いに
統一 し7てあり、固定である。
以上説明t〜だ様に、被試験装置1と擬似プロセジャ6
とで、アダプタ4を仲立として情報を伝達し合い、被試
験装置1と擬似プロセジャ3とを連動することにより、
結果的に擬似プロセジャろで動作機能を代行した試験用
他装置を、被試験装置1に連動したのと等価となり、シ
ステム的な試験を行うことが可能となる。
とで、アダプタ4を仲立として情報を伝達し合い、被試
験装置1と擬似プロセジャ3とを連動することにより、
結果的に擬似プロセジャろで動作機能を代行した試験用
他装置を、被試験装置1に連動したのと等価となり、シ
ステム的な試験を行うことが可能となる。
本発明によれば、被試験装置のシステム試験を行う場合
、従来の試験方式の様に試験用他装置の光成を待って接
続したり、試験用擬似プロセジャ乞妨たに作成して接続
し1こすすることなく、これら接続すべき装置の動作機
能をプログラムで記述し実行する擬似プロセジャを作成
し接続することにより、被試験装置のシステム試験か行
えるので、被試験装置の論理品質の早期向上、試験工数
の低減、試験期間の短縮等の効果かある。
、従来の試験方式の様に試験用他装置の光成を待って接
続したり、試験用擬似プロセジャ乞妨たに作成して接続
し1こすすることなく、これら接続すべき装置の動作機
能をプログラムで記述し実行する擬似プロセジャを作成
し接続することにより、被試験装置のシステム試験か行
えるので、被試験装置の論理品質の早期向上、試験工数
の低減、試験期間の短縮等の効果かある。
第1図は従来方式による情報処理装置の試験方式図、第
2図は本発明で説明した情報処理装置の試験方式図、第
3図は前記試験方式に基く試験方法の一実施例、第4図
は前記実施例で実行する科学技術計算用プログラムの例
を示す。 1 被試験装置、2・・試験用装置、6 ・擬似プロセ
ジャ、4 アダプタ、5・・・・・IO装置、6 スタ
ート制御論理、7・・エンド制御論理、8・ ドライバ
回路、9・・レシーバ回路、10 ・AP Wき込み
用内部バッファレジスタ、11 AP 読み出し用内
部バッファレジスタ、12■0テバイス、13・・IO
制御装置1.14■0制御装置2 代理人弁理士 高 橋 明、央 第 4 図
2図は本発明で説明した情報処理装置の試験方式図、第
3図は前記試験方式に基く試験方法の一実施例、第4図
は前記実施例で実行する科学技術計算用プログラムの例
を示す。 1 被試験装置、2・・試験用装置、6 ・擬似プロセ
ジャ、4 アダプタ、5・・・・・IO装置、6 スタ
ート制御論理、7・・エンド制御論理、8・ ドライバ
回路、9・・レシーバ回路、10 ・AP Wき込み
用内部バッファレジスタ、11 AP 読み出し用内
部バッファレジスタ、12■0テバイス、13・・IO
制御装置1.14■0制御装置2 代理人弁理士 高 橋 明、央 第 4 図
Claims (1)
- 情報処理装置の機能動作をプログラムで記述し実行する
ことにより、当該装置の機能動作をプログラム上で擬似
的に実行可能にするプログラム、及び当該プログラムを
実行するための別の情報処理装置から構成される擬似プ
ロセジャと、前記擬似プロセジャと被試験情報処理装置
との間に接続され両者間の情報のレベル変換と伝達を行
うアダプタと含有することを特徴とする情報処理装置の
試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58024577A JPS59151247A (ja) | 1983-02-18 | 1983-02-18 | 情報処理装置の試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58024577A JPS59151247A (ja) | 1983-02-18 | 1983-02-18 | 情報処理装置の試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59151247A true JPS59151247A (ja) | 1984-08-29 |
Family
ID=12142018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58024577A Pending JPS59151247A (ja) | 1983-02-18 | 1983-02-18 | 情報処理装置の試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59151247A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4918594A (en) * | 1986-02-07 | 1990-04-17 | Hitachi, Ltd. | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
-
1983
- 1983-02-18 JP JP58024577A patent/JPS59151247A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4918594A (en) * | 1986-02-07 | 1990-04-17 | Hitachi, Ltd. | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
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