SU1753474A1 - Устройство дл контрол микропроцессорной системы - Google Patents

Description

цессора; 47-51 - соответственно входы устройства с первого по п тый; 52 - группа управл ющих выходов системного контроллера 2; 53 - второй выход первого 3 дешифратора; 54 - первый выход первого 3 дешифратора; 55 - выходы второго 8 счетчика; 56 - выход третьего элемента ИЛИ; 57 - выходы второго 14 шинного формировател ; 58 - выходы первого 15 шинного формировател ; 59-65 - соответственно п тый, второй, шестой, седьмой, первый, четвертый и третий выходы устройства.

Блок 13 сравнени  (фиг. 3) содержит блок 66 пам ти эталонов, схему 67 сравнени , триггер 68, элемент И 69,

Рассмотрим назначение элементов предлагаемого устройства (фиг, 1 и 2).

Микропроцессор 1 служит дл  обработки поступающей на его входы инфорима- ции.

По отношению к устройству он  вл етс  объектом контрол ,

Системный контроллер 2 служит дл  формировани  управл ющих сигналов по сигналам состо ни  микропроцессора при обращении внешним устройствам, а также обеспечивает прием и передачу 8-разр дной информации между шиной данных микропроцессора и системной шиной.

Дешифратор 3 служит дл  аппаратной поддержки программной проверки значени  сигнала HOLD путем дешифрации адреса шинного формировател  15 и выдачи на его управл ющий вход единичного сигнала с первого своего выхода 54, а также дл  организации работы блока 13 сравнени  путем обнаружени  момента по влени  адреса этого блока на шине адреса этого блока, на шине 36 адреса и выдачи единичного сигнала с выхода 53 на его вход,

Дешифратор 4 служит дл  дешифрации кода команды.

Блок 5 пам ти тестов служит дл  хранени  восьми тестовых рп программ (тест 0...тест 7), состо щих из некоторых последовательностей команд микропроцессора 1 и предназначенных дл  проверки его работоспособности .

Блок 6 стековой пам ти  вл етс  стековым ОЗУ и служит дл  записи в него содержимого счетчика команд, регистров общего назначени , аккумул тора и регистра флагов микропроцессора 1 перед началом тестировани , а также на хранение этой информации во врем  выполнени  тестовой программы и выдачи дл  записи в регистр флагов, аккумул тор, регистр общего назначени  и счетчик команд их содержимого в конце тестировани .

Счетчик 7 служит дл  определени  конца выполнени  команды RETVRN путем подсчета сигналов DBIN, формируемых микропроцессором во втором и третьем машинных циклах выполнени  этой команды. После поступлени  на его вход сигнала DBIN в третьем машинном цикле команды RETURN на выходе счетчика по влентс  единичный сигнал.

0 Счетчик 8 служит дл  задани  трехразр дного номера тестовой программы, подлежащей выполнению.

Этот номер используетс  в микропроцессоре дл  задани  адреса начальной ко5 манды тестовой программы, а в блоке 13 сравнени  - дл  выборки эталонного отклика микропроцессора на эту программу.

Триггер 9 служит дл  фиксации момента по влени  на входе устройства сигнала

0 HOLD при наличии на его синхровходе синхросигнала .

Триггер 10 служит дл  выдачи разрешени  на проведение контрол  нулевым сигналом со своего инверсного выхода, выдачи

5 сигнала высокого уровн  HLDA к внешним устройствам с пр мого выхода, а также дл  перевода шины данных и шины адреса в состо ние высокого импеданса, а шины управлени  - в состо ние высокого уровн .

0 Триггер 10 переходит в состо ние 1 при наличии на его 1-входе единичного сигнала и переднего фронта сигнала INTA на его синхровходе.

Триггер 11 служит дл  фиксации момен5 та по влени  сигнала INT как от устройства контрол , так и от внешних устройств, при наличии единичного сигнала сигнала INTE на выходе 40 микропроцессора и выдачи сигнала INT на одноименный вход микро0 процессора, а также запрета приема сигнала HOLD при наличии сигнала INT путем подключени  пр мого выхода триггера 11 к инверсному входу элемента И 23.

Триггер 12 служит дл  фиксации момен5 та по влени  кода команд RETURN на шине данных микропроцессора в цикле выборки команды.

Блок 13 сравнени  служит дл  хранени  эталонных откликов на тест (по окончании

0 каждого теста), сравнени  по окончании каждой тестовой программы эталонных откликов на устройстве сравнени , прин ти  решени  о наличии или отсутствии ошибки и фиксации конца контрол .

5 Шинный формирователь 14 служит дл  формировани  кода команды HOLD перехода к программе тестового контрол  при прерывани х от схемы контрол  и выдачи его на шину данных. Адрес перехода определ етс  значени ми сигналов, поступающих с выходов счетчика на 3-5-е разр ды шинного формировател .

Шинный формирователь 15 служит дл  формировани  на шине данных кода (11111111)2 при проведении контрол  зна- чени  сигнала HOLD в конце каждого теста, если сигнал HOLD высокого уровн  и кода (ОООООООО)а и если сигнал HOLD низкого уровн .

Буферный регистр 16 данных служит дл  перевода шины данных в состо ние высокого импеданса при по влении на пр мом выходе триггера 10 сигнала высокого уровн .

Кроме того, он обеспечивает изменение направлени  передача данных по шине данных в соответствии с управл ющими сигналами микропроцессора

Буферный регистр 17 адреса служит дл  перевода шины адреса в состо ние высоко- го импеданса при по влении на пр мом выходе триггера 10 устройства сигнала высокого уровн .

Элемент И 18 служит дл  формировани  сигнала Сброс путем коммутации единич- ного значени  сигнала с выхода счетчика 7 и инверсного значени  сигнала HOLD на входе 47 устройства.

Элемент И 19 служит дл  обнаружени  начала машинного цикла М1 путем анализа поступающих на его входы сигналов SINC, D5, 56.

Элемент И 21 служит дл  коммутации сигналов пр мого выхода триггера 9 и сигнала INTA с выхода системного контроллера 2 и выдачи сигнала на управл ющий вход шинного формировател  14

Элемент И 20 служит дл  формировани  сигнала на счетном входе счетчика 7 по сигналу DBIN на выходе 42 микропроцессора в процессе выборки кода команды RETURN,

Элемент И 22 служит дл  выдачи на I- вход триггера 11 единичного сигнала только при единичном значении сигнала INTE микропроцессора и сигнала INT.

Элемент И 23 служит дл  коммутации сигналов HOLD, INTE, SINC и инверсного значени  сигнала с пр мого выхода триггера 11 и выдачи их на вход триггера 9.

Элемент И 24 служит дл  формировани  единичного сигнала на входе HOLD микропроцессора при нулевом значении сигнала INTE с его выхода и наличии внешнего сигнала HOLD на входе 47 устройства,

Элемент И 25 служит дл  формировани  сигнала запроса прерывани  INT от устройства контрол  путем коммутации сигналов с пр мого выхода триггера 9 и инверсного выхода триггера 10.

Элемент НЕ 26 служит дл  выдачи на вход Т выбора направлени  передачи буферного регистра 16даншых инвертированного значени  сигнала WR дл  управлени  буферным регистром 16 данных.

Элемент ИЛИ 27 служит дл  организации профилактического контрол  с помощью сигнала Пуск с входа 48 устройства,

Элемент ИЛИ 28 служит дл  формировани  сигнала I NT путем логического суммировани  значени  сигнала INT от внешних устройств и сигнала INT, сформированного устройством контрол .

Элемент ИЛИ 29 служит дл  организации установки триггера 11 в О как по сигналу INTE 0 с входа 40 микропроцессора, так и по сигналу высокого уровн  с входа 46 устройства.

Элемент ИЛИ 30 служит дл  выдачи на выход устройства сигнала HLDA, сформированного как устройством контрол , так и самим микропроцессором,

Элемент ИЛИ 31 служит дл  запрета выдачи сигнала низкого уровн  сигнала INTA на выход устройства в режиме контрол .

Элемент ИЛИ 32 служит дл  организации установки в О триггеров 9, 10 и 12 и счетчика 7 как по сигналу окончани  тестового контрол , так и по единичному сигналу на входе 46 устройства.

Группа элементов ИЛИ 33.1 ... 33.4 служит дл  запрета выдачи управл ющих сиг- налов низкого уровн  RD, WR, RD10 на группу выходов 63 устройста при наличии нулевого значени  сигнала на инверсном выходе триггера 10.

Рассмотрим назначение элементов бло- ка 13 сравнени  (фиг. 3)

Блок 66 пам ти эталонов  вл етс  посто нным ЗУ и служит дл  хранени  эталонных значений результата выполнени  каждого теста микропроцессора (отклика на тест), а также дл  выдачи этих эталонных значений на вхемы сравнени  при подаче на адресные выходы блока номера соответствующего теста.

Схема 67 сравнени  служит дл  сравнени  фактических результатов контрол  с эталонными значени ми.

Триггер 68 служит дл  фиксации ошибки при тестировании и выдаче сигнала об ошибке на выход устройства.

Элемент И 69 служит дл  формировани  сигнала об окончании выполнени  всех тестов (с нулевого по седьмой) и начала нового цикла выполнени  тестов. Этот сигнал может использоватьс  дл  оповещени  оператора , контролирующего работу системы

Рассмотрим работу предлагаемого устройства .

Устройство может работать в двух режимах .

Первый режим - контроль без остановки функционировани  микропроцессорной системы, осуществл емой в моменты ее работы в режиме пр мого доступа в пам ть и инициируемый сигналом HOLD на входе 47, поступающим от контроллера пр мого доступа к пам ти,

Второй режим - профилактический контроль , дл  проведени  которого требуетс  приостановка работы системы. Этот режим инициирцетс  подачей сигнала на вход 48 Пуск от таймера или от пульта оператора.

Рассмотрим работу устройства в первом режиме - режиме контрол  в процессе функционировани .

После подачи на вход 46 устройства сигнала RESET начальной установки (высокого уровн ) длительностью не менее трех периодов тактовой частоты микропроцессор 1 устанавливаетс  в исходное состо ние. По этому сигналу триггера 9-12 и счетчики 7 и 8 устанавливаютс  в нулевое состо ние, информационные выходы ПЗУ 5 и ПЗУ 6 переход т в состо ние высокого импеданса, буферные регистры данных 16 и адреса 17 готовы к передаче информации, выходы шинных формирователей 14 и 15 переведены в высокоимпедансное состо ние. Микропроцессор переходит к выполнению команд рабочей программы. Коды этих команд хран тс  в системном ПЗУ, подключенном к системным шинам 63-65. При отсутствии сигнала HOLD на входе 47 его работа не отличаетс  от обычной (фиг. 4). В первом такте Т1) микропроцессор выдает на шину 36 адреса адрес  чейки пам ти системного ПЗУ, в которой хранитс  код команды, а на шину 37 данных выдает слово состо ни , которое дешифруетс  в системном контроллере 2.

В такте Т2 анализируютс  состо ни  сигналов на входе микропроцессора READY (не показан), на входе 47 устройства сигналов HOLD, а также значение разр да D3 слова состо ни  (значение сигнала HLTA (подтверждение останова).

Если сигнал READY 0 (фиг. 4), то микропроцессор переходит в состо ние ожидани  и находитс  в нем до тех пор, пока на вход READY не поступит сигнал высокого уровн . Если READY 1 и сигнал HLTA 1, то микропроцессор переходит в состо ние останова. В этом состо нии микропроцессор может выполн ть циклы прерывани  и

циклы захвата, но выйти из состо ни  останова он может лишь по сигналу Сброс, поступающему на вход 46 устройства.

Если сигналы READY и HLTA имеют значени  соответственно 1 и 0, то анализируетс  значение сигнала HOLD (Захват) на входе 47 устройства. Если сигнал HOLD - низкого уровн , то микропроцессор переходит к такту ТЗ ваыполнени  команды.

Efv« сигнал HOLD высокого уровн , то

в зависимости от значени  сигнала INTE на выходе 0 микропроцессора последний переходит в режим захвата (INTE 0, элемент И 24 открыт и на вход 44 микропроцессора

поступает единичный сигнал) или в режим контрол  (INTE 1, элемент И 24 закрыт).

Дл  того, чтобы не нарушать логику работы микропроцессорной системы при переходе к режиму контрол , необходимо

выдать дл  внешних устройств сигналы, соответствующие режиму Захват микропроцессора , а также перевести в состо ние высокого импеданса шину адреса и шину данных, а шину управлени  перевести в состо ние высокого уровн . Это происходит следующим образом.

При INTE 1 по сигналам HOLD и SINC единичный сигнал через элемент И 23 подаетс  на вход установки в 1 триггера 9 и по

импульсу Ф2, поступающему с входа 50 устройства на вход синхронизации триггера 9, переводит его в единичное состо ние.

Единичный сигнал с пр мого выхода триггера 9 через открытый единичным сигналом с инверсного выхода триггера 10 элемент И 25, через элемент ИЛИ 28 и открытый сигналом INTE с выхода 40 микропроцессора элемент И 22 поступает на вход установки в 1 триггера 11, который по заднему фронту импульса Ф1 с входа 49 устройства устанавливаетс  в единичное состо ние.

Кроме того, сигнал с пр мого выхода триггера 9 поступает на вход элемента ИЛИ

31, запреща  тем самым выдачу сигнала внешним устройствам. Сигнал с пр мого выхода триггера 11 поступает на вход 45 микропроцессора , который идентифицирует его как сигнал INT - Запрос прерывани , а

сам продолжает выполнение текущей команды , так как значение сигнала на входе анализируетс  им после окончани  выполнени  текущей команды. Если текуща  команда окончена, то микропроцессор

переходит с такта Т1 к выполнению машинного цикла М8 - Прерывание. При этом в такте Т1 сигнал INTE с выхода 40 микропроцессора равен О и микропроцессор выдает по шине данных сигнал состо ни  INTA

Подтверждение прерывани  (разр д DO 1 слова - состо ни ).

Этот сигнал используетс  дл  разрешени  выдачи на шину данных команды и адреса перехода на подпрограмму прерывани . Подпрограмма прерывани  в данном случае представл ет собой набор функциональных тестовых программ (тест О...тест 7), кажда  из которых имеет в своем составе модуль перехода, модуль собственного теста, модуль опроса сигнала HOLD и модуль возврата (фиг. 6).

Модули перехода (возврата) содержит команды пересылки данных из регистров в стек (или обратно) и предназначены дл  сохранени  содержимого регистров микропроцессора в стеке, роль которого выполн ет блок 6 стековой пам ти. Модуль опроса сигнала предназначен дл  определени  значени  сигнала НО на входе 47 устройства . В зависимости от того, равен он О или 1, осуществл етс  соответственно либо возврат к основной программе (HOLD 0), либо выполнение следующей тестовой программы (при HOLD 1).

Если при HOLD 1 успевают выполнитьс  все 8 тестовых программ и после этого значение сигнала HOLD равно 0, то осуществл етс  возврат к основной программе .

В конце каждого теста производитс  программный вывод результата из микропроцессора в блок сравнени , где происходит сравнение результата контрол  с эталонным значением на вхеме 67 сравнени  (фиг. 3).

Рассмотрим более подробно переход к тестовой программе, начина  с первого такта работы микропроцессора в режиме Прерывание .

Сигнал INTA с выхода 52,5 системного контроллера 2 поступает на инверсный вход элемента И 24, и единичный сигнал с выхода этого элемента (триггер 9 находитс  в единичном состо нии) поступает на вход управлени  шинного формировател  14, разреша  тем самым выдачу на шину данных кода (00 NNN 000)2 со счетчика 8. Трехразр дное поле NNM обеспечивает возможность формировани  начальных адресов дл  восьми различных программ RSTNNN обслуживани  прерываний (тестовых программ).

Например, дл  нулевой тестовой программы в поле будет записан код (000)2. Сигнал INTA поступает также на вход синхронизации триггера 10, который по заднему фронту сигнала INTA сигналом с пр мого выхода триггера 9 переводитс  в единичное состо ние. Единичный сигнал с пр мого выхода триггера 10 подаетс  через элемент ИЛИ 30 на выход 60 устройства в качестве сигнала подтверждени  захвата дл  контроллера пр мого доступа к пам ти. Этот сигнал разрешает контроллеру начать пр мой доступ.

Кроме того, сигнал с пр мого выхода триггера 10 подаетс  на управл ющие входы буферного регистра 16 данных и буфер0 ного регистра 17 адреса дн  перевода системных шин данных 64 и адреса 56 в высокоимпедансное состо ние, а также на входы элементов ИЛИ 33.1....33.4 дл  перевода шины 52 управлени  в состо ние высо5 кого уровн  и запрета. Таким образом, выдачи сигналов управлени  в эту шину Этот же сигнал поступает на второй управл ющий вход дешифратора 3. Таким образом , микропроцессор будет подготовлен к

0 проведению контрол  без нарушени  логики его работы в режиме Захват, так как дл  внешних устройств были выданы сигналы подтверждени  пр мого доступа к пам ти , а шины управлени , адреса и данных

5 отключены от системных шин,

Одновременно с инверсного выхода триггера 10 нулевой сигнал подаетс  на управл ющие входы блока 5 пам ти тестов и блока б стековой пам ти и разрешает их

0 работу.

По сигналу I NT содержимое счетчика команд микропроцессора записываетс  в блок 6 стековой пам ти, что происходит следующим образом. С помощью кода (00 NNN

5 000)2, сформированного счетчиком 8 и поступившего в такте Т1 через шину данных в микропроцессор, в счетчике команд формируетс  шестнадцатиразр дный адрес (000 000 000 NNN 000)2. Этот адрес  вл етс  ад0 ресом первой команды очередной тестовой программы.

По этому адресу начинаетс  выборка из ПЗУ 5 и выполнение команд тестовой программы , началом которой  вл етс  модуль

5 перехода (фиг. б).

Этот модуль содержит команды, обеспечивающие программную перезапись содержимого регистров микропроцессора в блок 6 стековой пам ти. Далее выполн етс 

0 основна  часть теста, результат выполнени  которой должен быть выведен через шину 37 данных в блок 13 сравнени .

В этом блоке этот результат сравниваетс  с эталоном, который хранитс  в ПЗУ 66

5 блока 13, Сравнение происходит по сигналу записи NR10, поступающему с выхода 51.1 системного контроллера 2 на вход CS 2 схемы 67 сравнени  при наличии разрешающего сигнала с выхода 53 дешифратора 3. Сигнал 1 на выходе 53 дешифратора 3

формируетс  путем дешифрации адреса схемы сравнени , поступающего по шине адреса на дешифратор 3. В случае несовпадени  результатов выполнени  теста и эталона на выхо де схемы 67 сравнени  по вл етс  единичный сигнал и поступает на информационный вход триггера 68, который по переднему фронту сигнала NR10 устанавливаетс  в 1. На выход 62 устройства поступает сигнал Ошибка.

В случае равенства результата выполнени  теста и результата на выходе схемы 67 сравнени  формируетс  нулевой сигнал, и триггер 68 остаетс  в нулевом состо нии (фиг. 3).

После окончани  основной части теста начинает выполн тьс  модуль проверки значени  сигнала HOLD (фиг. 6). Дл  этого выполн етс  команда ввода информации в микропроцессор с шинного формировател  15, при выполнении которой на шину адреса выставл етс  адрес шинного формировател  15. В результате этого с выхода 54 дешифратора выдаетс  0, который поступает на счетный вход счетчика 8 и увеличивает его содержимое на единицу, подготовив номер очередного теста.

Сформированный восьмиразр дный код (11111111)2 (если HOLD 1} или (00000000)2 (если HOLD 0) выдаетс  с шин- кого формировател  15 на шину 37 данных и вводитс  в микропроцессор.

Далее программно анализируетс  значение сигнала НО на основе анализа введенного кода. При HOLD 0 осуществл етс  переход на модуль возврата, в котором осуществл етс  выполнение операций обратной пересылки содержимого регистров микропроцессора на ОЗУ 6 в микропроцессор . После этого выполн етс  однобайтна  команда RETVRN, по которой из ОЗУ 6 в счетчик команд загружаетс  адрес возврата . Дл  окончани  контрол  и приведени  устройства в исходное состо ние необходимо определить момент окончани  перехода к основной программе. Эта осуществл етс  путем обнаружени  момента выборки кода команды RETVRT с помощью дешифратора 4. Единичный сигнал с его выхода по заднему фронту синхроимпульса второй фазы Ф2, поступившему с входа 50 устройства, переводит триггер 12 в единичное состо ние и сигнал с пр мого выхода триггера открывает элемент И 20.

Затем при выполнении циклов чтени  из ОЗУ 6 первого и второго байтов адреса возврата микропроцессор выдает сигналы DBIN, которые поступают в такте Т2 каждого цикла считывани  через открытый элемент И 20 на счетный вход счетчика 7. После

прихода второго сигнала DBIN, что соответствует выборке второго байта адреса, т.е. к окончанию выборки команды, счетчик 7 выдает сигнал 1 на вход элемента И 18, открытый по инверсному входу нулевым значением сигнала HOLD с входа 47 устройства . Этот сигнал через элементы И 18 и ИЛИ 32 поступает на R-входы триггеров 9- 12 и счетчиков 7 и 8, устанавлива  их в нулевое состо ние.

При этом единичный сигнал с выхода триггера 10 поступает на управл ющие входы блока 5 пам ти тестов блока 6 стековой пам ти и переводит их выходы в высокоим- педансные состо ни , запреща  тем самым обращение к ОЗУ 6 и ПЗУ 5.

Буферные регистры данных 16 и адреса 17 переход т из состо ни  высокого импеданса в режим передачи информации, подключив соответственно внутренние шины данных 37 и адреса 36 к системным шинам данных 64 и адреса 65, Нулевым сигналом пр мого выхода триггера 10 на элементы ИЛИ 33.1...33.4 и нулевым сигналом с пр мого выхода триггера 9 на элемент ИЛИ 31 разрешаетс  выдача управл ющих сигналов микропроцессора на внешние устройства. На выходе 40 микропроцессора формируетс  сигнал INTE высокого уровн , если не было программного запрета прерываний.

Таким образом, микропроцессор перейдет из режима контрол  в режим обработки команд и продолжает функционирование в соответствии с поступающими на его входы сигналами управлени  до прихода следующего сигнала HOLD на вход 47 устройства.

Если поступил запрос пр мого доступа в пам ть (HOLD 1), но сигнал INTE на входе 40 микропроцессора низкого уровн  (программный запрет обработки прерываний), то контроль не будет производитьс . Сигнал запроса (HOLD 1) поступает через открытый элемент И 24 на вход 44 микропроцессора , и микропроцессор в соответствии с логикой своей работы переходит в состо ние Захват.

Работа устройства во втором режиме профилактического контрол  в целом аналогична описанной. Переход в этот режим происходит при подаче единичного сигнала на вход Пуск, например, с пульта оператора. Осуществл етс  он так же, как и в первом режиме, и продолжаетс  до тех пор, пока не закончено выполнение всех тестов. Если в момент окончани  цикла проверки сигнал Пуск не сн т, то цикл повторитс  заново и т.д.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  микропроцессорной системы, содержащее счетчик, восемь элементов И, первый триггер, три элемента ИЛИ, блок сравнени , блок пам ти тестов, причем пр мой выход первого триггера соединен с первым входом первого элемента И, выход которого соединен со счетным входом первого счетчика, выход сигнала синхронизации контролируемого микропроцессора подключен к первому входу второго элемента И, выход сигнала разрешени  прерывани  контролируемого процессора соединен с первым инверсным входом третьего элемента И, вход начальной установки устройства соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, вход запроса захвата устройства соединен с первым входом третьего элемента ИЛИ, отличающеес  тем, что, с целью расширени  функциональных возможностей и уменьшени  времени просто  при проведении контрол , введены дополнительно системный контроллер, два дешифратора , блок стековой пам ти, второй, третий и четвертый триггеры, два шины формировател , беферный регистр данных, буферный регистр адреса, элемент НЕ, четвертый, п тый, шестой элементы ИЛИ, группа элементов ИЛИ, выходы которой со- единены в шину управлени , котора   вл етс  первой группой выходов устройства третий вход устройства  вл етс  входом подачи команды Пуск иеоединен с вторым входом третьего элемента ИЛИ, выход кото- рого соединен с первым инверсным входом П того элемента И, с группой информационных входов первого шинного формировател , с первым входом шестого элемента И с вторым входом третьего элемента И, выход которого соединен с входом запроса захвата контролируемого микропроцессора, первый синхровход устройства соединен с входом синхронизации первого триггера и с первым входом синхронизации контролиру- емого микропроцессора, второй вход синхронизации устройства соединен с входом синхронизации контролируемого микропроцессора и с входами синхронизации второго и третьего триггера, пр мой выход третьего триггера соединен с первым входом четвертого элемента И, с входом установки четвертого триггера, с первым входом седьмого элемента И и первым входом четвертого элемента ИЛИ, вход сигнала запро- са прерывани  от внешних источников устройства соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом восьмого элемента И, выход сигнала синхронизации контролируемого микропроцессора соединен с вторым входом системного контроллера; выход разрешени  прерывани  контролируемого микропроцессора соединен также с третьим входом шестого элемента И, с первым инверсным входом п того элемента ИЛИ и с вторым входом восьмого элемента И, выход которого соединен с входом установки второго триггера, выход п того элемента И соединен с вторым входом первого элемента ИЛИ, выход которого соединен также входами сброса первого счетчика, первого, третьего , четвертого триггеров, а также с вторым входом п того элемента ИЛИ, выход п того элемента ИЛИ подключен к входу сброса второго триггера, пр мой выход которого соединен с входом запроса прерывани  контролируемого микропроцессора и с четвертым инверсным входом шестого элемента И, выход шестого элемента И подключен к входу установки третьего триггера, выход разрешени  приема информации контролируемого микропроцессора соединен с вторым входом первого элемента И и с одноименным входом системного контроллера , выход подтверждени  состо ни  захвата контролируемого микропроцессора соединен с одноименным входом шестого элемента ИЛИ, выход которого  вл етс  одноименным выходом дл  подключени  к од- ноименному входу контролируемого микропроцессора устройства, выход разрешени  выдачи информации контролируемого микропроцессора соединен с одноименным входом системного контроллера и через элемент НЕ соединен с входами выбора направлени  передачи блока стековой пам ти и буферного регистра данных , адресна  группа выходов контролируемого микропроцессора соединена с группой информационных входов первого дешифратора, с адресной группой входов блоков пам ти тестов и блока стековой пам ти , а также с группой информационных входов буферного регистра адреса, выходы которого образуют группу адресных выходов устройства, группа выходов шины дан- ных контролируемого процессора соединена с информационной группой входов второго дешифратора, а также соединена через одноименные входы системного контроллера с первой группой информационных входов блока сравнени  и группой информационных входов блока стековой пам ти , с группой информационных входов первого и второго шинных формирователей и блока пам ти тестов, а также с группой информационных входов буферного регистра данных, группа выходов которого  вл етс  группой выходов шины данных

   устройства, первый и второй выходы разр дов которого соединены соответственно с вторым и третьим инверсным входами второго элемента И, выход которого соединен с первым управл ющим входом второго дешифратора , группа управл ющих выходов системного контроллера соединена с второй группой информационных входов блока сравнени , а выходы сигналов записи ввода/вывода , записи в пам ть, чтени  из пам ти группы управл ющих выходов системного контроллера соединены с первыми входами первого, второго, третьего элементов ИЛИ группы элементов ИЛИ соответственно, выход сигнала чтени  ввода/вывода группы управл ющих выходов системного контроллера соединен с первым инверсным управл ющим входом первого дешифратора и первым входом четвертого элемента ИЛИ группы элементов ИЛИ, выход сигнала подтверждени  запроса прерывани  группы управл ющих выходов системного контроллера соединен с вторым инверсным входом седьмого элемента И, входом синхонизации четвертого триггера и с вторым входом четвертого элемента ИЛИ, выход которого  вл етс  одноименным выходом устройства, выход седьмого элемента И соединен с входом управлени  перевода выходов второго шинного формировател  в высокоимпедансное состо ние, инверсный выход четвертого триггера соединен с вторым входом четвертого элемента И, с входами управлени  перевода в состо ние высокого импеданса информационных выходов блока пам ти тестов и блока стековой пам ти, с инверсными входами первого, второго, третьего и четвертого элементов

   ИЛИ группы элементов ИЛИ, с вторым и инверсным входом управлени  первого и второго дешифраторов, первый инверсный выход первого дешифратора соединен с

   входом управлени  перевода первого шинного формировател  в состо ние высокого импеданса, со счетным входом второго счетчика , с входом синхронизации блока сравнени , второй выход первого дешифратора

   соединен с входом разрешени  блока сравнени , группа разр дных выходов второго счетчика соединена с группой информационных входов второго шинного формировател  и с третьей группой входов разрешени 

   поразр дного сравнени  блока сравнени , выходы +Равно и Не равно которого  вл ютс  соответственно выходами ошибки устройства, пр мой выход четвертого триг: гера соединен с вторым входом шестого

   элемента ИЛИ, а также с входами управлени  перевода в высокоимпедансное состо  ние буферного регистра адреса и регистра данных, выход второго дешифратора соединен с 1-входом первого триггера, разр дный

   выход первого счетчика соединен с вторым входом п того элемента И, втора  группа информационных входов второго шинного формировател  подключена к шине логического нул  устройства, на К-е входы первого,

   второго, третьего, четвертого триггеров поданы сигналы логического нул  устройства , вход выбора направлени  передачи буферного регистра адреса подключен к шине логической единицы устройства, вход начальной установки устройства соединен с входом начальной установки контролируемого микропроцессора.

   а/г/

   t

   «

   J5

   рГГГТГ

   45

   5/

   .

   s

   W7

   Фиг 2

   ф

   Ф2

   HCLDI

   D6I4

   ЭО-Р1

   40 ЛЙ

   а %

   СОмС

   J.

   Фиг 5

   Тестобал npoioar r a

   I Модуль

   ле/оехода к тесту л О

   // OcHo6 ctJ

   часть ( ccx5cm6e/-tHO

   тест)

   П1 Модуль опроса jYcrve r-Kjjr сиенала HOLD

   HOLfrO

   /V

   N-H

   Фиг 6

   ГЕСТО

   rЈjT /

   ТГСТ7