SU1425683A1 - Устройство дл отладки программно-аппаратных блоков - Google Patents

Abstract

Изобретение относитс  к авто- .матике и вьиислительной технике и может быть использовано при отладке средств вычислительной техники. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет повьпцени  допустимых частот отладки. В состав устройства вход т генератор 3 иьтульсов, дешифраторы 4-14, регистры 15, 16,- 31 и 32, блоки 22-25 пам ти, мультиплексоры 29 и 30, триггеры 17, 18, 19, 20, 26, 33 и 34, одновибраSfi

Description

4

ьо ел

о:) 00

bo

тор 21, схема 40 сравнени , элементы И 38 и 39, элемент ИЛИ 36, элементы НЕ 35, 36 и 41 и элемент 8 задержки . Изобретение обеспечивает на элементной базе отлаживаемого процессора увеличение диапазона допустимых частот отладки в реальном масштабе времени. 1 ил.

1

Изобретение относитс  к вычислительной технике и может быть использовано при разработке микроконтроллеров , микроэвм и других средств вычислительной техники на основе однокристальных микропроцессоров.

Цель изобретени  - расширение функциональных возможностей за счет повьшени  допустимых частот отладки в реальном масштабе времени.

На чертеже показана схема устройства дл  отладки программно-аппаратных блоков.

Устройство содержит первую 1 и вторую 2 ЭВМ, генератор 3 импульсов , второй 4, третий 5, дес тый 6, первый 7 дешифраторы, элемент 8 задержки , восьмой 9, четвертый 10, седьмой 11, дев тый -12, п тый 13 и шестой 14 дешифраторы, первый 15 и второй 16 регистры, третий 17, четвертый 18, п тьй 19 и шестой 20 триггеры, одновибратор 2t, блок 22 посто нной пам ти, первый 23, второй 24 и третий 25 блоки оперативной пам ти, седьмой триггер 26, первый 27 и второй 28 счетчики, второй 29 и первый 30 мультиплексоры, третий 31 .и четвертый 32 регистры, первый 33 и второй 34 триггеры, второй 35 и первьй 36 элементы НЕ, 37, первый 38, второй 39 элементы И,схему 40 сравнени , третий элемент НЕ 41, первые адресные входы 42, первые входы записи 43, чтени  44, сброса 45, третьи инфopIv aциoнныe входы-выходы 46, группу 47 адресных выходов, первые входы чтени  48, записи 49, второй выкод 50 сброса, первый выход 51 строба адреса, первьй 52, второй 53 выходы задани  режима, выход 54 признака выборки команды,вход 55 готовности, второй 56 и первый 57 выходы готовности, вторые адресны входы 58, вторую двунаправленную информационную магистраль 59, вход чт&- ни  60 и записи 61, первый выход 62 сброса, вход 63 признака выборки команды , первый 64 и второй 65 входы

задани  режима, вход 66 строба адреса устройства, выход 67 генератора импульсов, первый 68, второй 69 и третий 70 выходы второго дешифратора, первый вход 71 третьего элемента И,

0 группу входов 72 и выходов 73 восьмого дешифратора, первый 74, второй 75 и третий 76 выходы четвертого дешифратора , . первьй 77 и второй 78 выходы п того дешифратора, первые ;

5 информационные входы-выходы 79 уст- i ройства, первый 80, второй 81, третий 82 выходы дес того дешифратора, выход 83. тр-етьего элемента И, первьй 84, второй 85, третий 86, четвертый

0 87, п тый 88 выходы седьмого дешифратора , пр мой выход шестого триггера 89, второй вход 90 второго элемента И, пр мой выход 91 второго триггера, выходы 92 и 93 переполне5 ни  второго и первого счетчиков импульсов , второй 94, третий 95 п тый 96, шестой 97, седьмой.98, восьмой 99, дев тьй 100, дес тьй 101 входы дес того дешифратора.

0 Устройство работает под управл ющей ЭВМ, в качестве которой может быть использована,, например, никро- ЭВМ УВС-01, и обеспечивает отладку устройств на основе микропроцессо5 Р° содержащих встроенную очередь команды, например К181ОВМ86 или К1810ВМ88. Системна  .шина управл ющей ЭВМ подключаетс  к входным шинам устройства дл  отладки программно0аппаратных блоков. Выходные шины устройства подключаютс  к пшнам отлаживаемого устройства. Устройство может работать в одном из двух режимов: режиме управлени  и режиме отладки.

5

Работа предлагаемого устройства в режиме управлени . Сигнал уровн - Лог.О, по вл ющийс  на первом входе 45 сброса устройства при нажатии кнопки сброса на пульте управл ющей ЭВМ, проходит через второй дешифратор и с выхода 70 последнего воздействует на ЭВМ 1 и 2, первый триггер 33 и седьмой дешифратор 11, выполн   их начальную установку. Через шестой дешифратор 14 сигнал сброса поступает также на второй выход 50 сброса устройства. После окончани  воздействи  сигнала сброса на выходе 91 режима второго триггера по вл етс  сигнал уровн  Ло1:.0, который через второй элемент И 39 поступает на вход готовности ЭВМ 1, запреща  ее работу. При этом сигнал уровн  Лог. М с первого выхода 57 готовности устройства поступает на вход готовности ЭВМ 2, разреша  ее работу ЭВМ 2 начинает отработку программы- монитора, содержащейс  в блоке 22 посто нной пам ти. В соответствии с этой программой ЭВМ 2 находитс  в цикле ожидани  командj подаваемьк с упрашт ющей ЭВМ.

Команда в виде соответствующего кода поступает от управл ющей ЭВМ по первым информационным входам-выходам 79 и при определенном адресе, выставл емом на первых адресных входах 42 и при наличии сигнала на первом входе 44 записи запоминаетс  в первом регистре 15. ЭВМ.2 в соответствии с вьтолн емой программой посто нно опрашивает этот регистр, выставл   соответствующий код адреса на вторых адресных входах 58 и сигнал на втором входе 60 чтени , прочитав код с группы выходов 59 третьего дешифратора 5, ЭВМ 2 переходит к вьтолнению программы обработки полученной команды В соответствии с получаемыми командами ЭВМ 2 производит загрузку третьего блока 25 one ративной пам ти, третьего 31 и четвертого 32 регистров и при необходимости первого блока 23 оперативной пам ти„

Эти операции вьшолн ютс  следую- образом.

На вторых адресных входах 58 ЭВМ 2 устанавливает адрес, соответствующий одному из узлов устройства, а по второй двунаправленной информационной магистрали 59 ЭВМ 2 передает не25683

обходимые коды, сопровоЖ да  их сигналом по второму входу 61 записи. При этом при обра щении ЭВМ 2 к первому с блоку 23 оперативной пам ти на старшей адресной линии присутствует сигнал уровн  Лог.О, а при обращении к -второму блоку 24 оперативной пам ти , четвертому 10, п тому 13 и шес10 тому 14 дешифраторам - сигнал уровн  Лог.1. В третий блок 25 оперативной пам ти записываетс  информаци  о том, будет ли при отладке использоватьс  пам ть отлаживаемого

5 устройства или будет использоватьс  первый блок 23 оперативной пам ти, в последнем случае ЭВМ 2 загружает в первьй блок. 23 оперативной пам ти отлаживаемую программу. В соответст0 ВИИ с информацией, записанной в третьем блоке 25 оперативной пам ти,при отладке на выходе 90 будет вьфабаты- ватьс  соответственно сигнал разрешени  работы первого блока 23 опера5 тивной пам ти (сигнал 90 уровн  Лог. О) или шестого депифратора 14 (сигнал 90 уровн  Лог.1).

В третий 31 и четвертый 32 регистры записываетс  условие окончани  от0 ладки, при выполнении которого запрещаетс  вьтопнение отлаживаемой программы подачей на первый выход 62 сброса сигнала начальной установки. Дл  перехода в (зежим отладки ЭВМ.

- 2, получив соответствуюш ш код коман- .ды через первый регистр 15 и третий дешифратор 5, устанавливает на вторых адресных входах 58 код, состо щий из всех единиц. В этом случае на

0 первом выходе 57 готовности вырабатываетс  сигнал уровн  Лог.О, который отключает блок 22 посто нной пам ти и, поступа  на вход готовности ЭВМ 2, запрещает ее работу.Этот

5 же сигнал поступает на второй вход п того дешифратора 13 и сигнал уровн  Лог.1 на выходе. 9 1, которым разрешаетс  работа ЭВМ 1 и включаетс  второй блок 24 оперативной пам ти.

Q В режиме отладки работает ЭВМ 1, выполн   отлаживаемую программу. ЭВМ 1 состоит из трех блоков: блока управлени  каналом, блока исполнени  .команд и блока очереди команд. Блок

управлени  каналом организует циклы- канала, выбирает из пам ти коды отлаживаемой программы и загружает их в блок очереди команд. Блок исполнени  команд последовательно испол5142568

н ет команды, выбира  их из блока очереди команд. Если в процессе выполнени  команды необходимо обратитьс  к пам ти, то блок исполнени  ко- манд делает за вку; блок управлени  каналом, закончив очередную выборку программного кода из пам ти, удовлетвор ет эту за вку. Объем запоминающего узла блока очереди команд огра- ю ничен; если он заполнен, то блок управлени  каналом работает вхолостую, если в блок очереди команд можно поместить байты программного кода, то блок управлени  каналом выполн ет . 15 дики выборки из пам ти кода команды.

Таким образом в ЭВМ 1 организована предварительна  (заблаговременна ) выборка кодов команд, а операции выборки и.исполнени .совмещены , 20 во времени. Поэтому последователь-с ность выборки не соответствует последовательности их исполнени , в частности , команды, которые выбраны из пам ти после выборки команды без- 25 условного перехода, в действительности не исполн ютс . Чтобы восстано- вить реальную картину исполнени  ко- манд, необходимо иметь сведени  о взаимодействии блока исполнени  ко- 30 манд с блоком очереди .команд. Код на выходах 64 и 65 задани  режима го- ворит о том, что в предьщущем такте из блока очереди команд ЭВМ 1 выбран первый байт кода команды, либо по- 5 следующий байт кода команды, либо блок очереди команд бьш очищен- в ре- зультат.е выполнени  команды перехода, либо в предшествующем такте блок исполнени  команд не обращалс  к бло- 40 ку очереди команд. Также необходимо знать количество -команд, НТаход щихс  в блоке очереди команд в определенные моменты времени - эту информацию . вьфабатывает узел, включающий десд- 45 тый дешифратор 6, третий 17, четвертый 18, п тый 19, шестой 20,седьмой 26 триггеры, третий элемент И 37, второй 35 и третий 41 элементы НЕ, элемент 8 задержки.50

Выполн   отлаживаемую программу. ЭВМ 1 производит обращени  либо к первому блоку 23 оперативной пам ти, либо к пам ти отлаживаемого устройства в зависимости от информадаи, gg записанной в третьем блоке 25 оперативной пам ти. Обмен информацией .между пам тью и ЭВМ 1 производитс  .через шестой депшфратор 14 следующим

36

образом.В случае передачи информации от ЭВМ 1 в пам ть отлаживаемого .устройства информаци  на .вторых ад- ресных входах 58 и второй двунаправленной информационной магистрали 59, сопровождающа с  сигналом на втором входе 61 записи, передаетс  через шестой дешифратор 14 при наличии разре щающего сигнала 90 на группу адресны выходов 47 и третьи информационные входы-выходы 46 к пам ти отлаживаемого устройства, сопровожда сь при это 1 - сигналом по первому выходу 49 записи

При приеме информации из пам ти отлаживаемого устройства ЭВМ 1 устанавливает на втором выходе 60 чтени  устройства сигнал чтени  данных, который через шестой дешифратор 14 поступает на первьй выход 48 чтени , а на вторых адресных входах 58 - адрес  чейки, к которой производитс  обращение. Код адреса через шестой дешифратор 14 поступает на группу адресных выходов 47 устройства. Код адреса и сигнал на, первом выходе 48 чтени  будет сохран тьс  до тех пор, пока пам ть отлаживаемого устройства не установит считанную информацию на третьих информационных входах-выходах 64, с которой через шестой дешифратор 14. она поступит на вторую двунаправленную информационную магистраль . 59 ЭВМ 1.

Синхронизаци  работы ЭВМ 1 и пам ти отлаживаемого устройства выполн етс  с помощью входа 55 готовности . При обращении к пам ти последн   устанавливает на входе 55 сигнал уровн  Лог.О, которьш через третий вход второго элемента И 39 поступает на второй выход 56 готовности, запреща  работу ЭВМ 1, сигнал этого уровн  остаетс  до тех пор, пока пам ть не закончит внутренний цикл (т.е. не произведет запись или вьща- чу информации). После окончани  внутреннего цикла на входе 55 готовности пам ть устанавливает сигнал уровн  Лог. М, который через второй элемент И 39 поступает на второй выход 56. ЭВМ 1, обратившись к пам ти отлаживаемого устройства, приоста- -навливает свою работу на все то врем , в течение которого на входе 55 : готовности остаетс  сигнал уровн  Лог.О.

В Течение всего времени работы ЭВМ 1 включен втор.ой блок 24 оперативной пам ти, в котором по положительному фронту конъюнкции сигналов на вторых входах чтени  60 и записи 61, а также в те периоды тактировки, когда хот  бы один из сигналов на нервом 64 и втором 65 входах задани  режима устройства имеет уровень Лог.1, запоминаетс  информаци  с вторых адресных входов 58, второй двунаправленной информационной магистрали 59, инверсных выходов третьего 17, четвертого 18 и п того 19 триггеров, а также с первого 64 и второго 65 входов задани  режима устройства.

В схеме 40 сравнени  в режиме (отладки посто нно происходит сравнение кодов адреса с вторых адресных входов 58 с заданными в качестве условий выхода из режима отладки. При совпадении кодов адреса с заданными на выходе 91 вырабатываетс  сигнал уровн  Лог.О, которьй запрещает запоминание информации во втором блоке 24 оперативной пам ти и останавливает ЭВМ 1, а на выходе 57 по вл етс  сигнал уровн  Лог.1, который разрешает работу блока 22 по25 Из формулы (1) следует, что д шифратор буферизирует сигнал сбро с первого выхода 62. Сигналы 61, 63,64, 65 и 66 имеют активный низ уровень и проход т сквозь депмфра

сто нной пам ти и ЭВМ 2. Одновременно 30 14 только при наличии ..сигнала 90

с этим одновибратор 21 и первый элемент НЕ 36 формируют на линии 62 сигнал начальной установки.

ЭВМ 2 начинает отработку програмразрешени  уровн  Лог.1, что с детельствует об обращении ЭВМ 1 к м ти отлаживаемого устройства фор лы (2)-(8). Сигналы с второй двун

мы, содержащейс  в блоке 22 посто н- 35 правленной информационной магистраной пам ти, и остаетс  в цикле ожидани  команды от управл ющей ЭВМ.Эти команды, в частности, могут инициировать передачу в управл ющую ЭВМ информации , содержащейс  во втором бло- 40 отлаживаемого устройства проход т

ке 24 оперативной пам ти.

Таким образ.ом, устройство дл  отладки программно-аппаратных блоков позвол ет моделировать отлаживаемое устройство на самых ранних зтапах разработки, использу  при этом первый блок 23 оперативной пам ти, и производить отладку программного обеспечени , необходимого дл  работы отлаживаемого устройства, с запоминанием информации во втором блоке 24 оперативной пам ти. При отладке обеспечиваетс  останов отлаживаемой программы по адресу, задаваемому оператором .

Шестой дешифратор 14 реализует следующие логические функции (индексы у переменных X соответствуют номерам , входов дешифратора, индексы

на вторую двунаправленную информац онную магистраль 59 при наличии ра решающего сигнала 90 и сигнала 60 чтени , что следует из формул (9)

45 (10).

В третьем блоке 25 оперативной пам ти содержитс  информаци , упра л юща  обращением ЭВМ 1 к пам ти в режиме отладки. Программа загрузки

50 третьего блока 25 оперативной пам  содержит адрес обращени  к этому у лу: при этом четыре старших разр д адреса подаютс  на первый канал 30 первого мультиплексора, остальные

55 разр ды адреса подсоединены к соот ветствующим входам п того дешифратора 13, четыре старших разр да вт рой двунаправленной информационной магистрали 59 поступают на входы

у переменных Y соответствуют номерам выходов деЕгифратора)

5

0

ei

144

48

Я

52

г

54

-47

4Ь

вч

X

50

XM Х,„;

Хво

90

М 90

«.4 90 5

Ь5 )о

Х,„

X

8

V X

90

X

59

Х, V X

61

46 Х,„ V Х,о,

(1)

(2) (3) (4) (5) (6) (7) (8) (9) (10)

25 Из формулы (1) следует, что дешифратор буферизирует сигнал сброса с первого выхода 62. Сигналы 61, 60, 63,64, 65 и 66 имеют активный низкий уровень и проход т сквозь депмфратор

30 14 только при наличии ..сигнала 90

разрешени  уровн  Лог.1, что свидетельствует об обращении ЭВМ 1 к пам ти отлаживаемого устройства формулы (2)-(8). Сигналы с второй двунали 59 проход т в отлаживаемое устройство при наличии сигналов разрешени  90 и записи 61. Сигналы с третьих информационных входов-выходов 46 .

на вторую двунаправленную информационную магистраль 59 при наличии разрешающего сигнала 90 и сигнала 60 чтени , что следует из формул (9) и

(10).

В третьем блоке 25 оперативной пам ти содержитс  информаци , управ л юща  обращением ЭВМ 1 к пам ти в режиме отладки. Программа загрузки

третьего блока 25 оперативной пам ти содержит адрес обращени  к этому уз- у: при этом четыре старших разр да адреса подаютс  на первый канал 30 первого мультиплексора, остальные

разр ды адреса подсоединены к соответствующим входам п того дешифратора 13, четыре старших разр да второй двунаправленной информационной магистрали 59 поступают на входы

второго канала первого мультиплексора 30, а младший разр д - на информационный вход третьего блока 25 оперативной пам ти. Код адреса сопро- вождаетс  сигналом 61 записи. При на I личии сигналов уровн  Лог,О на ; втором входе 61 записи и первом вы- I ходе 57 готовности и наличии соот- : ветствующего кода на остальных вхо- ; дах п того дешифратора 13 на первом I выходе 77 последнего по вл етс  I сигнал уровн  Лог.1, разрешающий

передачу информатщи через первый ка- ; нал первого мультиплексора 30 и раз- I решающий запись информации в тре- i тий блок 25 оперативной пам ти. В I то же врем  сигнал на втором выходе I 78 имеет уровень Лог.О, Информа- I ци , записанна  .в третьем блоке 25 I оперативной пам ти в дальнейшем ис- ; пользуетс  дл  определени , где рас- I полагаетс  соответствующий сегмент пам ти (либо в первом блоке 23 one- : ративной пам ти 23, либо в отлажива- I емом устройстве). При этом младший I разр д второй двунаправленной ин- I формационной магистрали 59 содер- I жит информацию о месте расположени  ; соответствующих сегментов пам ти, а четыре старших разр да содержат код ;соответствующего сегмента пам ти. Если по некоторому адресу в третьем блоке 25 оперативной пам ти записан О, то в дальнейшем к соответствующему сегменту будут обращатьс  в первый блок оперативной пам ти 23 в противном случае - к пам ти отлаживаемого устройства.

В режиме отладки сигнал на первом выходе 57 готовности принимает уровень Лог.1, при этом на первом выходе 77 п того дешифратора 12 по вл етс  сигнал уровн  Лог.О, а на втором выходе. 78 - уровн  jlor.1 независимо от состо ни  сигналов на -остальных входах п того дешифратора 13. Сигнал 57,таки1 образом, запрещает запись информации в третий блок 25 оперативной пам ти и разрешает считьшакие информации из этого блока оперативной пам ти. Теперь вс кий раз, когда ЭВМ 1 выставл ет на вторых адресных, входах 58 новый адрес, его старшие четыре разр да проход т через первый канал первого мультиплексора 30 на адресные входы третьего блока 25 оперативной пам ти, а сигнал на выходе третьего блока

25 оперативной пам ти указывает место нахождени  сегмента пам ти,задаваемого четырьм  старшими разр да- ми адреса.

Дешифратор 9 при наличии на его входах 60, 57 и 90 сигнала уровн  Лог.О передает сигналы с входов

72на выходы 73 без изменени , в

противном случае.сигналы на выходах

73имеют уровень Лог.1. Программирование третьего 31

и четвертого 32 регистров адресом останова вьтолнени  отлаживаемой программы и сравнение адресов схемой 40 сравнени  в режиме отладки осуществл етс  следующим образом. Сигнал инициализации, по вл ющийс  на первом выходе 62 сброса, поступает

на инверсный вход установки О первого триггера 33 и через первый элемент И 38 - на тактовый вход второго триггера 34, устанавлива  на пр мых выходах этих триггеров сигнал

уровн  Лог.0, а на инверсном выходе второго триггера 34 - сигнал уровн  Лог.1. Таким образом, решаетс  работа блока 22 посто нной пам ти, и ЭВМ 2 обрабатывает программу , содержащуюс  в блоке 22 посто нной пам ти о Получив команду загрузки третьего 31 и четвертого 32 регистров , ЭВМ 2 выполн ет соответствующий адрес обращени  на вторых адресных входах 58, сопровожда  его сигналом на втором входе 61 записи уровн  Лог.О, причем старший разр д адреса содержит 1. При этом в зависимости от выставленного адреса

на первом выходе 74 или втором выходе 75 по вл етс  сигнал уровн  Лог. 1, производ щий запись информации в третий регистр 31 или четвертый

регистр 32 соответственно, при этом

в регистр записываетс  информаци  с второй двунаправленной информационной магистрали 59. Таким образом, каждому из этих регистров присвоен адрес обращени . В третий регистр 31

записываетс  код, который будет старшей частью адреса останова, в четвертый регистр 32 записываетс  . код, который будет младшей частью адреса останова. Тогда на выходах

этих регистров будет адрес останова, который подаетс  на входы второго сравниваемого .числа схемы 40 сравнени . При работе устройства дл  отладки программно-аппаратных блоков

в режиме отладки на вторых адресных входах 58 будут про вл тьс  коды ад ресов обращени  ЭВМ 1 к первому блоку 23 оперативной пам ти или пам ти

,отлаживаемого устройства, и как только код адреса совпадет с кодом, заг-. писанным в третьем 31 и четвертом 32 регистрах, схема 40 сравнени  сработает и на ее выходе по витс  сигнал уровн  Лог.1, которьй положителъйым фронтом, подаваемым на од- новибратор 21, вызовет на выходе последнего импульс уровн  Лог.1, который, пройд  через первый элемент И 38, своим положительным фронтом установит на выходе 91.низкий уровень . Этот же одиночньй импульс, пройд  через первый элемент НЕ 36, поступит на первый выход 62 сброса, производ  начальную установку ЭВМ и других узлов. Таким образом, завершен цикл работы: обмен с управл ющей ЭВМ - отладка.

Когда ЭВМ 2 закончит подготовку к работе всех узлов устройства дл  отладки программно-аппаратных блоков ,- он вьтолнит цикл записи по адресу, состо щему из всех единиц кода, содержащего все единицы. При по влении этого адреса на вторых адресных входах 58 на третьем выходе 76 четвертого дешифратора 10 по витс  сигнал уровн  Лог.1. Положительным фронтом сигнала на втором входе записи 61 информаци  с информационного входа первого триггера 33 перепишетс  на его выход. Логическа  1, по вивша с  на выходе первого триггера 33, поступит на вход установки 1 второго триггера 34, и на первом выходе 57 готовности по витс  сигнал уровн  Лог.О. Этот сигнал запретит работу ЭВМ 2, блока 22 посто нной пам ти, а одновременно по вившийс  сигнал уровн  Лог.1 на выходе 91 разрешит работу второго блока 24 оперативной пам ти ЭВМ 1. Последн   начнет выполн ть отлаживаемую программу.

Первый дешифратор 7 передает информацию с выходов второго регистра 16 на первые информационные входы-выходы устройства 79 при наличии сигнала уровн  Лог.1 на входе 69, в противном случае на выходах первого дешифратора 7 все сигналы имеют уровень Лог. Ч. При необходимости передать информацию из управл ющей

. 2568312

ЭВМ в устройство дл  отладки программно-аппаратных блоков .ynpaiiUHio- ща  ЭВМ выста вл ет соответствующий g код адреса обращени  на первых адресных входах 42, сопровожда  его сигналом на первом входе 43 записи. При этом на первом выходе 68 второго дешифратора 4 по вл етс  сигнал уров10 н  Лог.1, который стробирует загрузку информации в первый регистр 15 с первых информационных входов- выходов 79, ЭВМ 2, обраща сь к третьему дешифратору 5, выставл ет со15 ответствующий адрес и сопровождает его сигналом на втором входе 60 чтени . В результате информаци  с выходов регистра 15 без изменений передаетс  на группу выходов третье20 го дещифратора 5, в противном случае на этих выходах присутствуют сигналы уровн  Лог. Ч.

При необходимости передать информацию из устройства дл  отладки про25 граммно-аппаратных блоков в управл ющую ЭВМ ЭВМ 2 выставл ет соответст- , вующий код адреса обращени  на вторых адресных входах 58, сопровожда  его сигналом на втором входе 61 за30 писи. При этом на выходе третьего дешифратора 5 по витс  сигнал уровн  Лог.1, который стробирует загрузку информации во второй регистр 16. Управл юща  ЭВМ, обраща сь к

35 первому дешифратору 7, выставл ет .соответствующий адрес и сопровождает его сигналом на первом входе 44 чтени . В результате информаци  с выходов второго регистра 16 без измене40 ни  передаетс  на выходы первого дешифратора 7. Сигнал на первом выходе 62 сброса второго дешифратора 4 всегда повтор ет сигнал на первом входе 45 сброса.

45 Деп(ифратор 11 реализует следующие

логические функ1дии:

X

93

V X

ei

(11)

50

где сигнал с выхода nepenoj He- ни  первого счетчика 27 импульсов;

66

( ( Хгч f X ЛХ„, Л X, V X

30

Хз,)Л

(12)

4t

9

где X

91

- сигнал на пр мом выходе второго триггера;

X,, N

13

х

бг

(13)

X

92.

сигнал с выхода перепол- второго счетчика 28 импульсов;

(X

28 29

V X

30

м х,,)л

л х,4 л X

91

При вьщаче сигнала инициализации на первом выходе 62 сброса по вл етс сигнал уровн  Лог.О, которьм в соответствии с (11) и (12), пройд  через седьмой дешифратор 11, производит начальную установку первого 27 и второго 28 счетчиков импульсов. На выходах обоих счетчиков импульсов устанавливаетс  код, состо щий из всех нулей. При работе ЭВМ 2 по программе , содержащейс  в блоке 22 посто нной пам ти, запись информации во второй блок 24 оперативной пам ти производитьс  не будет, поскольку в этом режиме сигнал на выходе 91 принимает значение Лог.О, и в соответствии с (14) на п том выходе 88 седьмого дешифратора 11 по витс  пас сивньй сигнал уровн  Лог.0, который запретит запись информахщи во второй блок 24 оперативной пам ти.

В режиме отладки сигнал на выходе 91 принимает значение Лог.1. В дальнейшем, выполн   отлаживаемую программу, ЭВМ 1 сопроволодает адреса и данные одним из управл ющих сигналов на втором входе записи 61 или чтени  60, которые принимают значени  Лог.О. При этом в соответствии с (|14) на п том выходе 88 седьмого дешифратора 11 по вл етс  сигнал уровн  Лог.1, разрешающий запись во второй блок 24 оперативной пам ти. По окончании действи  сигнала на входе 60 или 61, а также во всех тактах, когда активен хот  бы один из сигналов, на входах 64 и 65 в соответствии с (12) отрицательный перепад сигнала на третьем выходе 86 седьмого дешифратора 11 производит увеличение кода на единицу на информационных вькодах второго счетчика импульсов 28. Этот код поступает на адресные входы второго блока 24 оперативной пам ти и  вл етс  еле дующим .адресом, по которому производитс  запись новой информации. При переполнении второго счетчика 28 им

U

-; пульсов на его выходе 92 переполнени  по вл етс  импульс, который в соот- ветствии с (13) поступает на вход тановки О второго счетчика 28 им- пульсов. И последующа  информаци  будет записыватьс  с нулевых адресов. После окончани  режима отладки сиг- наЛ на выходе 91 принимает значение 10 Лог.О и в соответствии с (14) запись информации во второй блок 24 оперативной пам ти 24 производитьс  не будет.

ЭВМ 2, отрабатыва  программу, со15 держащуюс  в посто нной пам ти 22, получает команду чтени  информации из второго блока 24 оперативной пам ти и переходит к выполнению соответствующих подпрограмм, выставл  

20 при этом соответствующий адрес обращени  и сопровожда  его сигналом на втором входе 60.чтени  уровн  Лог .О..При этом на втором выходе 85 седьмого дешифратора 11 по вл ет-

25 с  сигнал уровн  Лог.1, который поступает,на вход чтени  второго блока 24 оперативной пам ти. На выходах второго блока 24 оперативной пам ти по вл етс  записанн а  ранее

30 информаци , котора  представлена не.более чем 64 разр дами (два байта - данные, три разр да - с выходов 98, 100 и 101, два разр да - с первого 64 и второго 65 входов зада35 ни  режима, остальные разр ды - код адреса с вторых адресных входов 58); все разр ды разбиты на четыре равные группы, и сигналы с ,них поступают на соответствующие каналы

40 второго мультиплексора 29.

Чтение информации из второго блока 24 оперативной пам ти производитс  по нулевого адресу, так как после окончани  режима отладки узел

45 сравнени  вырабатывает сигнал начальной установки на первом выходе 62 сброса, которьш в соответствии с (11), (13) производит сброс счетчиков 27 и 28 импульсов, на выходах

50 которых присутствует нулевой код. Нулевой код с выходов первого счетчика 27 импульсов поступает на два управл ющих входа второго мультиплексора 29, что соответствует передаче

55 информации с первого канала сквозь дев тьш дешифратор 12 на вторую двунаправленную информационную магистраль 59. Дев тьм дешифратор 12 передает инфор мацию с выходов второго

15.

мультиплексора 29 на выходы 59 без изменений при наличии сигнала уровн  Лог.Г на выходе 91, в противном случае все сигналы на вькодах. дев того дешифратора 12 имеют уровень Лог.1. Сигнал с второго выхода 85 седьмого дешифратора 11 поступает также на счетный вход первого счетчика 27 импульсов и при окон- мании этого сигнала, отрицательным переходом, т.е. при окончании чтени  информации с первого канала второго мультиплексора 29, происходит увеличение на единицу кода, присутствующего на выходах первого счетчика 27 импульсов.

Таким образом, на выходе первого счетчика 27 импульсов будет код 01 и при следующем чтении информации из второго блока 24 оперативной пам ти передаетс  через второй мультиплексор 29 код с его второго канала. Информаци  с второго, третьего и четвертого каналов второго мультиплек- сора 29 прочитываетс  аналогичным образом. При п том обращении к второму , блоку 24 оперативной пам ти на выходе 93 переполнени  первого счетчика 27 импульсов по вл етс  сигнал уровн  Лог.1, который в соответствии с (11) производит начальную установку первого счетчика 27 импуль

сов, и этот же сигнал в соответствии

с (12) поступает на счетный вход вто- g НЕ 36. Учитыва  это, сигнал 89 на

рого счетчика 28 импульсов, увеличива  на единицу код на его информационных выходах, что соответствует следующему адресу обращени  к второму блоку 27 оперативной пам ти.

Дл  корректной интерпретации трассировочной информации, содержа- щейс  во втором блоке 24 оперативной пам ти, в него необходимо записать информацию о глубине очереди команд ЭВМ 1. Эта информаци  формируетс  на инверсных выходах третьего 17, четвертого 18 и п того 19 триггеров.

Функционирование дес того дешифратора 6 описываетс  следующими выражени ми:

выходе шестого триггера 20 будет иметь низкий уровень в такте Т4 ци ла выборки команды (а не в цикле о ращени  в пам ть за операндом) в т

4Q чение времени, пока сигнал на выхо 67 генератора импульсов имеет уровень Лог.О. По вление комбинаци сигналов на входах 64 и 65 в такте Т4 свидетельствует о том, что в та

45 же ТЗ блок очереди команд очищен. Эти сигналы, поступа  уровн ми Ло 1 на входы третьего элемента И 3 привод т к по влению импульса уров Лог.О во втором полупериоде так та Т4, который в третий 17, четвер тый 18 и п тый 19 триггеры записывает единичную и 1формацию, а на их инверсных выходах по вл етс  сигна уровн  Лог.О. Согласно формуле (15) состо ние третьего триггера 1 необходимо измен ть на противополо ное, если глубину очереди команд надо измен ть на единицу: плюс оди если в такте Т4 цикла выборки кома

50

Y у

60

X,,;

(15)

8(

- XgjA Xgj, Л

X,, V Х,,7Л

84

.9, л

Х;,

(16)

Л

96

X

1оо

X.,

9

f X.eV

X

96

А Х,(,(, Л X

74

Xg,v

(17)

л

Xqq Л X

7(

Л X

89

,

В текущем такте код на первом 64 и втором 65 входах задани  режима свидетельствует о том, что происхо- дит с блоком очереди в предыдущем такте. Цикл шины ЭВМ 1 длитс  четыре такта сигнала иа выходе 67 генератора импульсов. В тактах Т1 и Т2 каждого цикла шины сигнал на входе 66 строба адреса имеет уровень Лог.О. Если в течение данного цикла шины происходит выборка из пам ти кода команды, то сигнал на входе 63 признака выборки команды имеет уровень Лог.О в течение

тактов Т1, Т2 и ТЗ. Нумераци  сигналов (на чертеже) соответствует нумерации управл ющих линий, на которых эти сигналы по вл ютс . В седьмом триггере 26 по положительному фронту сигнала на входе 66 строба адреса запоминаетс  значение младшего разр да адреса, который был выставлен ЭВМ в текущем цикле шины. Задержка, вносима  элементом 8 задержки,должна быть минимальной, но больше, чем заержка , вносима  вторым, элементом

НЕ 36. Учитыва  это, сигнал 89 на

выходе шестого триггера 20 будет иметь низкий уровень в такте Т4 цикла выборки команды (а не в цикле обращени  в пам ть за операндом) в те-

чение времени, пока сигнал на выходе. 67 генератора импульсов имеет уровень Лог.О. По вление комбинации сигналов на входах 64 и 65 в такте Т4 свидетельствует о том, что в также ТЗ блок очереди команд очищен. Эти сигналы, поступа  уровн ми Лог. 1 на входы третьего элемента И 37, привод т к по влению импульса уровн  Лог.О во втором полупериоде такта Т4, который в третий 17, четвертый 18 и п тый 19 триггеры записывает единичную и 1формацию, а на их инверсных выходах по вл етс  сигнал уровн  Лог.О. Согласно формуле (15) состо ние третьего триггера 17 необходимо измен ть на противоположное , если глубину очереди команд надо измен ть на единицу: плюс один, если в такте Т4 цикла выборки коман

ды быпа информаци  об исполнении байта команды (в этом такте сигнал на первом входе задани  режима 64 имеет высокий уровень), и минус один, если информаци  об исполнении байта по вл етс  в любом другом такте . В соответствии с (16) состо ние четвертого триггера 18 необходимо измен ть на противоположное в следующих случа х: глубину очереди команд надо увеличить на два в св зи с тем, что производитс  выборка кода команды по четному адресу - в этом случае ЭВМ 1 выбирает за одно обращение к пам ти 2 байта. Увеличение на два производитс  также в Т4 и только при условии,что в такте ТЗ не вьтол- н етс  байт команды (т.е. в такте

Т4 сигнал на первом входе задани  ре- 20 входов схемы сравнени , с группами жима 64 имеет уровень Лог.О). Со- входов четвертого и п того дешифра18

сто ние второго триггера Its надо также мен ть, если глубина увеличиваетс  на один и она имеет нечетное значение , надо уменьшить на один, а она имеет четное значение. В соответствии с (17) состо ние п того триггера 19 надо измен ть на противоположное, если глубину надо увеличить на один, а она равна трем, если глубину надо уменьшить на один, а она равна четырем , и если глубину надо увеличить на два, а она равна двум или трем. Максимальна  глубина очереди равна . шести. Дес тый дешифратор 6 выдает единицу на Т-входы тех триггеров, состо ние которых надо измен ть в текущем такте; изменение происходит по положительному фронту сигнала на выходе 67 генератора импульсов.

Claims (1)

1. Формула и зобретени 

   Устройство дл  отладки программно- аппаратных блоков, содержащее дев ть дешифраторов, генератор тактовых импульсов , первый, второй, третий и четвертый, регистры, блок посто нной пам ти, первый, второй и третий блоки оперативной пам ти, первый и второй счетчики импульсов, первый и вто- рой мультиплексоры, первый и второй триггеры, первый и второй элементы НЕ, одновибратор, первый и второй , элементы И, схему сравнени ,.причем перва  группа информационных входов- выходов устройства через первую двунаправленную магистраль соединена с группой информационных входов первоторов , с первой группой информационных входов первого мультиплексора, с первой группой входов шестого де25 шифратора, с группой входов седьмого дешифратора, с первой группой инфор- -мацйонных входов второго блока оперативной пам ти и с второй группой входов третьего дешифратора, группа

   30 выходов которого через вторую двунаправленную магистраль соединена с группой информационных входов перво го блока оперативной пам ти, с груп пой информационных выходов блока по

   25 сто нной пам ти, с группой выходов восьмого дешифратора, с второй груп пой информационных входов второго блока оперативной пам ти, с группами информационных.входов второго, тре40 тьего и четвертого регистров, с вто рой группой информационных входов первого мультиплексора, с второй гр пой входов шестого дешифратора, с группой выходов дев того дешифратора

   45 с первой группой выходов шестого дешифратора и с второй группой информационных входов-выходов устройства группа выходов второго регистра соединена с группой входов первого деgQ шифратора, второй вход чтени  устройства соединен с входами чтени  блока посто нной пам ти, первого бл ка оперативной пам ти, с первыми вх :дами третьего, шестого, седьмого и

   5g восьмого дешифраторов, второй вход записи устройства соединен с первым входом п того де1Ш1фратора, с вторыми входами третьего, шестого и седь мого дешифраторов, входом четвертог

   14) регистра и группой выходов первого дешифратора, первые адресные .входы, первые входы записи, чтени  и сбро- .

   са устройства соединены с входами второго де Ш1фратора, первый, второй и третий выходы которого соединены соответственно с входом записи пер- Bo. регистра, входом первого дешиф- .

   ратора и первым выходом сброса устройства , группа выходов первого регистра соединена с первой группой входов третьего дe ш фpaтopa, выход которого соединен с входом записи

   второго регистра, втора  группа адресных входов устройства соединена с группами адресных входов блока посто нной пам ти, первого блока оперативной пам ти, с первой группой

   торов, с первой группой информационных входов первого мультиплексора, с первой группой входов шестого дешифратора , с группой входов седьмого дешифратора, с первой группой инфор- мацйонных входов второго блока оперативной пам ти и с второй группой входов третьего дешифратора, группа

   выходов которого через вторую двунаправленную магистраль соединена с группой информационных входов первого блока оперативной пам ти, с группой информационных выходов блока посто нной пам ти, с группой выходов восьмого дешифратора, с второй группой информационных входов второго блока оперативной пам ти, с группами информационных.входов второго, третьего и четвертого регистров, с второй группой информационных входов первого мультиплексора, с второй группой входов шестого дешифратора, с группой выходов дев того дешифратора,

   с первой группой выходов шестого дешифратора и с второй группой информационных входов-выходов устройства, группа выходов второго регистра соединена с группой входов первого дешифратора , второй вход чтени  устройства соединен с входами чтени  блока посто нной пам ти, первого блока оперативной пам ти, с первыми вхо- дами третьего, шестого, седьмого и

   восьмого дешифраторов, второй вход записи устройства соединен с первым входом п того де1Ш1фратора, с вторыми входами третьего, шестого и седьмого дешифраторов, входом четвертого

   19

   деш1фратора, тактовым входом первог триггера, с входом записи первого блока оперативной пам ти, группа информационных выходов первого блока оперативной пам ти соединена с группой входов восьмого дешифратора, первьй и второй выходы четвертого дешифратора соединены с тактовыми входами третьего и четвертого регистров , группа информационных выходо которых соединена с второй группой входов схемы сравнени , выход которой через одновибратор соединен с пвым входом первого элемента И и через первый элемент НЕ - с вторым входом первого элемента И, с входом установки нул  первого триггера, с третьими входами шестого и седьмого

   дешифраторов и с третьим выходом вто- 20 ройства, выходом признака выборки рого дешифратора, третий выход .чет- команды устройства, выход генерато- вертого дешифратора соединен с информационным входом первого триггера, выход которого соединен с входом

   ра тактовьк импульсов соединен с вхо дом второго элемента И, вход признака выборки команды устройства соеди

   установки в 1 второго триггера, ин- 25 нен с п тым входом шестого дешифраформационный вход второго триггера Соединен с шиной нулевого потенциала устройства, выход первого элемента .И соединен с тактовьм входом второго триггера, инверсный выход которого соединен с первым входом обращени  первого блока оперативной пам ти, с входом обращени  блока посто нной пам ти, с вторыми входами п того и восьмого дешифраторов и с первым выходом готовности устройства, пр мой выход второго триггера соединен с первым входом второго элемента И и с четвертым входом седьмого дешифратора , первый выход п того дешифратора соединен с входом записи третьего блока оперативной пам ти и управл ющим входом первого мультиплексора, группа выходов которого соединена с

   50

   группой адресных входов третьего бло- 45 Р выходы переполнени  первого и ка оперативной пам ти,второй выход п того дешифратора соединен с входом чтени  третьего блока оперативной пам ти, выход которого соединен с третьим входом восьмого дешифратора и вторым входом обращени  первого блока оперативной пам ти, старший разр д информационных выходов блока посто нной пам ти соединен с информационным входом третьего блока оперативной пам ти, выход которого соединен с четвертым входом шестого дешифратора и вторым входом второго элемента И, вход готовности устройвторого счетчиков импульсов соедин ны соответственно с п тым и шестым входами седьмого дешифратора,групп информационных выходов первого и второго счетчиков импульсов соедин ны соответственно с группой управл ющих входов второго мультиплексора и группой адресных входов второго блока оперативной пам ти, перва , 55 втора , треть  и четверта  группы выходов второго блока оперативной пам ти соединены соответственно с первой, второй, третьей н четверто группами информацнонньтх входов вто

   5683

   20

   ства соединен с третьим входом второго элемента И, выход которого соединен с вторым выходом готовности устройства, втора  группа выходов шестого дешифратора соединена с третьей группой входов шестого дешифратора и  вл етс  третьей группой информационных входов-выходов устройства , треть  группа выходов тесто- .то дешифратора  вл етс  группой адресных выходов устройства, первый, второй, третий, четвертый, п тый, шестой и седьмой выходы шестого де- 5 шифратора  вл ютс  соответственно первыми выходами чтени , записи, строба адреса устройства, вторым выходом с броса устройства, первым и вторым выходами задани  режима уст0

   ройства, выходом признака выборки команды устройства, выход генерато-

   ра тактовьк импульсов соединен с входом второго элемента И, вход признака выборки команды устройства соедитора , первый вход задани  режима .устройства соединен с шестым входом шестого дешифратора,второй вход задан режима устройства соединен с седьмым

   30 входом шестого дешифратора, вход строба адреса устройства соединен с восьмым входом шестого дешифратора, первый, второй, третий, четвертый и п тый выходы седьмого дешифратора

   35 соединены соответственно с входами установки нул  первого и второго счетчиков импульсов, со счетными входами первого и второго счетчиков импульсов и с первым входом об40 ращени  второго блока оперативной пам ти, второй выход седьмого дешифратора соединен с вторым входом обращени  второго блока оперативной пам ти и входом дев того дешифрато

   Р выходы переполнени  первого и

   второго счетчиков импульсов соединены соответственно с п тым и шестым входами седьмого дешифратора,группы нформационных выходов первого и второго счетчиков импульсов соединены соответственно с группой управл щих входов второго мультиплексора и группой адресных входов второго блока оперативной пам ти, перва , втора , треть  и четверта  группы выходов второго блока оперативной пам ти соединены соответственно с первой, второй, третьей н четвертой группами информацнонньтх входов второго мультиплексора, группы выходов которого соединены с группой входов дев того дешифратора, первый и второй входы задани  режима устройства соединены соответственно с первым и вторым информационными входами второго блока оперативной пам ти и с седьмым и восьмым входами седьмого дешифратора, выход генератора импульсов соединен с дев тым входом седьмого дешифратора, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет повьшени  допустимых частот отладки в реальном масштабе времени , в устройство введены дес тый деишфратор, третий элемент И, третий элемент НЕ, элемент задержки, третий , четвертый, п тый, шестой и седьмой триггеры, прич.ем первый вход задани  режима устройства соединен с входом третьего элемента НЕ , выход которого соединен с первыми входами третьего элемента И и дес - того дешифратора, второй вход задани  режима устройства соединен с вторым входом третьего элемента. И, выход генератора импульсов соединен с третьим входом третьего элемента И, выход которого соединен с входами установки единицы третьего, четвертого и п того триггеров, вход признака выборки команды устройства через элемент задержки соединен с тактовым входом шестого триггера, информационный вход шестого триггера

   соединен с шиной нулевого потенциа-

   ла устройства, выход второго элемента НЕ соединен с входом установки единицы шестого триггера и с тактовыми ходами третьего, четвертого и п того триггеров, мпадший разр д вто- рой группы адресных входов устройства соединен с информационным входом седьмого триггера, вход .строба адреса устройства соединен с тактовым

   входом седьмого триггера, первый, второй и третий выходы дес того де- шифратора соединены соответственно с Т-входами третьего, четвертого и п того триггеров, пр мой и инверсный выходы седьмого и шестого триггера соединены соответственно с вто- рьм, третьим, четвертым и п тым вхо-. дами дес того дешифратора, пр мые выходы третьего и четвертого триггеров соединены соответственно с шестым и седьмым входами дес того дешифратора , инверсные выходы третьего , четвертого и п того триггеров соединены соответственно с восьмым,

   дев тым, дес тым входами дес того дешифратора и с первым, вторым и третьим информационными входами второго блока оперативной пам ти.