SU1539789A1 - Процессор полупроводниковой внешней пам ти высокопроизводительной вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в высокопроизводительных вычислительных системах. Целью изобретени   вл етс  экономи  адресных пространств полупроводниковой внешней пам ти и оперативной пам ти, расширение функциональных возможностей и повышение производительности вычислительной системы за счет реализации произвольных алгоритмов доступа к данным и их предварительной обработки. Процессор полупроводниковой внешней пам ти включен в состав высокопроизводительной вычислительной системы, содержащей оперативную пам ть, центральный процессор, устройство ввода/вывода, полупроводниковую внешнюю пам ть, устройство управлени  дисками, диски, причем процессор полупроводниковой внешней пам ти содержит приемный буферный регистр ввода 8, два буферных регистра ввода 9 и 10, схему 11 контрол  четности, передающий буферный регистр ввода 12, блок управлени  13, блок управлени  14 внешней пам тью, арифметико-логический блок 15, блок 16 оперативных регистров, блок 17 локальной пам ти, приемный буферный регистр вывода 18, два буферных регистра вывода 19 и 20, передающий буферный регистр вывода 21, схему 22 дополнени  до четности. Реализу  свои функции, процессор полупроводниковой внешней пам ти позвол ет сократи

жила владимир васильевич

евтеев геннадий николаевич

л пунцова елена в чеславовна+2069132SWIтснING DeVIce11 347915 таганрог ростовской обл., чехова 2211 347931 таганрог, п.толь тти 14-18

11 347902 таганрог, тр.резервов 7-7

11 347900 таганрог, свердлова 6

Description

щий буферный регистр ввода 12, блок управлени  13, блок управлени  14 внешней пам тью, арифметико-логический блок 15, блок 16 оперативных ре- гистров, блок 17 локальной пам ти, приемный буферный регистр вывода 18, два буферных регистра вывода 19 и 20, передающий буферный регистр вывода 21, схему 22 дополнени  до четности. Pea- лизу  свои функции,процессор jftwiynpo- водниковой внешней пам ти позвол ет сократить объем данных, передаваемых по каналам обмена между вычислительной системой и полупроводниковой внешней пам тью, освободить центральный процессор от работы по формированию массивов данных, более эффективно использовать оперативную пам ть за счет управлени  распределением полупроводниковой внешней пам ти непосредственно процессором полупроводниковой внешней пам ти, а также вести тестирование и наладку полу провод ни-4 ковой внешней пам ти без использовани  центрального процессора. 5 з.п, ,ф-лы, 7 ил

Изобретение относитс  к вычисли- тельной технике и может быть использовано в высокопроизводительных вычислительных системах.

Целью изобретени   вл етс  экономи  адресных пространств полупровод- никовой внешней пам ти и оперативной пам ти, расширение функциональных возможностей и повышение производительности вычислительной системы за счет реализации произвольных алгорит- мов доступа к данным и их предварительной обработки.

На фиг.1 показана структурна  схема высокопроизводительной вычислительной системы с процессором полупровод

никовой внешней пам ти; на фиГ.2 - . структурна  схема процессора полупроводниковой внешней пам ти; на фиг.З - структурна  схема блока управлени  внешней пам тью; на фиг.А - структур- на  схема блока локальной пам ти; на фиг.5 - схема блока оперативных регистров; на фиг.6 - схема арифметико- логического блока; на фиг.7 - схема блока управлени ,

Вычислительна  система содержит оперативную.пам ть 1, центральный процессор 2, устройство -3 ввода-выво да, процессор 4 полупроводниковой внешней пам ти, полупроводниковую

внешнюю пам ть 5, устройство 6 управлени  дисковыми накопител ми и дисковые накопители 7.

Управление обменом с полупроводниковой внешней пам тью в вычислительной системе осуществл етс  следующим образом.

По запросу задачи пользовател  операционна  система центрального про

0

5 9

5

Q

Q

5

цессора определ ет области пам ти 1 и пам ти 5, которые будут участвовать в обмене, а также программу, в соответствии с которой будут формироватьс  адреса и будет осуществл тьс  обмен данными с пам тью 5.

Программа, а также параметры,которые содержат сведени  об област х пам ти 5, участвующих в обмене, направл ютс  в локальную пам ть процессора 4. Непосредственно еред програм- . мой и параметрами в процессор 4 пере- даетс  информаци , управл юща  загрузкой программы и параметров и установкой границ областей пам ти 5 и локальной пам ти процессора 4, разрешенных дл  данного обмена

Информаци , управл юща  Загрузкой программы и параметров в пам ть про-- цессора 4, собственно программа и параметры составл ют так называемую директиву,

Вычислительна  система осуществл ет св зь пам ти 5 через устройство 3 и процессор 4, Дл  загрузки директивы или, передачи массива данных операционна  система передает в устройство 3 управл ющую информацию, содержащую описание областей оперативной пам ти вычислительной системы, в которых размещена директива или откуда будет записан или считан массив данных .

Процессор 4 после очередного сеан-. са обмена переводитс  в состо ние ожидани  директивы. Наход сь в таком состо нии , процессор 4 воспринимает первые слова, поступающие на его вход в качестве управл ющих слов директивы .

После приема директивы процессор 4 переключаетс  на выполнение прин той программы, котора  содержит команды обмена управл ющие пересылкой данных между устройством 3 и пам тью 5. Пересыпка осуществл етс  через процессор 4, в котором находитс  описание областей размещени  данных в пам ти 1 вычислительной системы.

При выполнении пересылки данных из пам ти 1 в пам ть 5 данные считываютс  из пам ти 1 в устройство 3, откуда они передаютс  в процессор 4 Он формирует соответствующую адресную информацию и сигнал записи, осуществл ет контроль правильности передачи данных из устройства 3, в процессор 4, организу  защиту пам ти, формирует составной код информацион- ного слова дл  исправлени  двойных и одиночных и обнаружени  тройных ошибок .

При выполнении пересылки данных из пам ти 5 в пам ть 1 вычислительно системы процессор 4 формирует адреса и сигналы, управл ющие чтением данных из пам ти 5, осуществл ет исправление одиночных и двойных ошибок и онаруживает тройные ошибки. Данные из процессора 4 поступают в устройство 3, в котором хранитс  информаци , указывающа , в какую область пам ти 1 вычислительной системы должны быть переданы данные,считанные из пам ти 5 в«р

Процессор 4 содержит (фиг,2) приемный буферный регистр 8 ввода, два буферных регистра 9 и 10 ввода, схему 11 контрол  четности, передаю- щий буферный регистр 12 ввода, блок 13 управлени , блок 14 управлени  внешней пам тью, арифметико-логический блок 15, блок 16 оперативных регистров, блок 17 локальной пам ти, приемный буферный регистр 18 вывода, два буферных регистра 19 и 20 вывода, передающий буферный регистр 21 вывода и схему 22 дополнени  до четности.

Процессор 4 в составе высокопро- изводительной вычислительной системы предназначен дл  организаций обмена данными между устройством 3 и пам тью 5 по каналам ввода и вывода и реализации произвольных методов до ступа к данным, хран щимс  в пам ти 5, с помощью программ , размещенных в блоке 17 локальной пам ти и выполн емых аппаратурой процессора 4.

0

5

0

5 п

Q с

Q

5

5

Процессор 4 обеспечивает повышение надежности пам ти 5 за счет помехе- устойчивого кодировани  информации и программного восстановлени  информации , хран щейс  в пам ти 5, а также сбор и обработку статистических данных о сбо х в работе пам ти 5.

Процессор 4 принимает информацию из устройства 3 через второй вход на первый вход регистра 8, С регистра 8 информаци  может быть передана в регистр 9 или в регистр 10 в зависимости от того, какой из буферных регистров- , открыт дл  приема. Данные в буферный регистр пересылаютс  группа- ми. Максимально группа может содержать шестьдес т четыре 64-разр дных слова. По окончании приема группы слов буферный регистр переводитс  из состо ни  приема в режим выдачи и начинает передавать информацию в процессор 4 через регистр 12,с выхода регистра 9 через первый вход регистра 12 или с выхода регистра 10 через второй вход регистра 12. Одновременно с переключением режима работы первого буферного регистра второй буферный регистр переводитс  в состо ние приема информации из устройства 3. Управление считыванием из буферных регистров и переключением режимов их работы производитс  блоком 13 процессора 4. Сигналы управлени  поступают с первого выхода блока 13 на второй и третий входы регистров 8 и 12 соответственно . Аналогично организована работа пары регистров 19 и 20 и соответствующих регистров 18 и 21, предназначенных дл  передачи инфор мадии из пам ти 5 в устройство 3, Управление записью в буферных регистрах и переключение режимов работы осуществл ет блок 13 процессора 4, Сигналы управлени  поступают с второго выхода блока 13 на первый и третий входы регистров 18 и 21.

Информаци  передаетс  по каналам св зи между процессором 4 и устройством 3 словами, которые дополн ютс  контрольными разр дами (контроль по четности). Переданна  по каналу ввода информаци  поступает с выхода регистра 8 на вход схемы 11 контрол  четности, на выходе которой формируетс  сигнал ошибки, поступающий на первый вход блока 13. Передаваема  в канал ввода информаци  с выхода регистра 21 поступает на вход схемы

22 дополнени  до четности, с выхода которой контрольные разр ды вместе с информационным словом через четвертый выход процессора передаютс  в устройство 3.

Процессор 4 имеет собственную локальную пам ть, где хран тс  программа и данные. При загрузке директивы дл  программы, котора  будет выполн тьс , устанавливаютс  граничные услови  по пам ти блока 17. Граничные услови  и программа поступают с первого выхода регистра 12 на первый вход блока 17 в процессе загрузки директивы.. Через первый выход блока 17 производитс  выдача команд в блок 13.

Адрес в блок 17 поступает по второму входу с регистра команды или по третьему входу со счетчика команд, расположенных в блоке 13, и выдаетс  соответственно с третьего и четвертого выходов. Кроме того, адрес в блок 17 поступает через четвертый вход с первого выхода блока 16 реги- стров. Данные в блоке 17 передаютс  с второго выхода блока 16 регистров на п тый вход и с первого выхода блока 14 на шестой вход. Считанные данные из блока 17 через выход поступа- ют на первые входы блока 16 регистров и блока 14.

Сигналы, управл ющие направлением приема адресов и данных, выдаютс  с п того выхода блока 13 и принимаютс  на седьмой вход блока 17.

При выполнении операций обращени  к блоку 17 пам ти могут быть обнаружены ошибки при чтении данных и ошибки обращени  по адресу к запрещенным област м блока 17 дл  данной программы . Сигналы об этих ошибках передаютс  с второго выхода блока 17 через третий вход в блок 13.

Блок 16 регистров предназначен дл  быстрого считывани  операндов и записи результатов выполн емых команд . Организаци  блока 16 регистров позвол ет в каждый такт считывать

один или два операнда, либо записывать один операнд.

Данные в блок 16 регистров поступают с первых выходов блоков 17, 14 и 15, через первый, второй и третий входы соответственна. Кроме того, Дан , ные принимаютс  через четвертый , вход блока 16 регистров из блока 13. Эта же св зь, используетс  дл  передачи в блок 16 регистров адреса. Ин

0

5

,Q 5 JQ

JQ

с

5

45

0

формаци , управл юща  приемом адресов и данных, поступает из блока 13 в блок 16 регистров через п тый вход. Считанные из блока 16 регистров операнды с первого и второго выходов направл ютс  на первый и второй входы блока 15, на второй и третий входы блока 14 и на четвертый и п тый входы блока 17. Данные, считанные с первого выхода блока 16 регистров, направл ютс  на четвертый вход блока 13 и на второй вход регистра 18.

При выполнении операций сложени , вычитани , сдвига , пересылки из регистров в регистр и логических операций результат записываетс  в блок 16 регистров и анализируетс  на равенство нулю, может быть выработан признак нул , который поступает на п тый вход блока 13,

Арифметико-логический блок 15 служит дл  обработки целочисленных операндов и выполн ет операции сложени , вычитани , логические операции и операции сдвига.

Операнды в блок 15 поступают через первый и второй входы из блока 16 регистров. Код операции поступает рез третий вход блока 15 с седьмого выхода блока 13. Результат выполнени  операции выдаетс  с первого выхода и записываетс  в блок 16 регистров.

При выполнении операций в блоке 15 может быть выработан признак переполнени  разр дной сетки, который с второго выхода поступает на шестой вход блока 13,

Блок 14 управлени  внешней пам тью непосредственно участвует в организации обмена вычислительной системы с пам тью 5. Блок 14 организует обмен между пам тью 5 и блоком 17, между пам тью 5 и каналами св зи с устройством 3, а также между пам тью 5 и блоком 16 регистров. В процессе загрузки директивы дл  программы, котора  будет выполн тьс , устанавливаютс  граничные услови , поступающие с выхода регистра 12 через четвертый вход блока 14. Данные в блок 14 в режиме записи в пам ть 5 поступают с первого выхода регистра 12 через четвертый вход, из блока 17 - через первый вход, а из бло- ,ка регистров 16 - через второй и третий входы. После кодировани  данные передаютс  в пам ть 5 через второй выход. В режиме считывани  из пам - ,

915

ти 5 данные в блок 14 поступают через п тый вход дл  обнаружени  и исправлени  ошибок. После анализа, исправлени  и обнаружени  олибок данные передаютс  через первый выход блока 14 на третий вход регистра 18, на шестой вход блока 17 или на второй вход блока 16 регистров.

Адресна  информаци  поступает в блок 14 из блока 16 регистров или пам ти 1в

После сравнени  с граничными услови ми и преобразовани  в соответст- ствии с конкретной конфигурацией пам ти 5 адрес пересылаетс  в пам ть 5 через третий выход блока 14 Сигналы, управл ющие работой блока 14, подаютс  с восьмого выхода блока 13 через шестой вход. Блок 14 вырабатывает сигналы управлени  работой пам ти 5, которые через четвертый выход направл ютс  в полупроводниковую внешнюю пам ть.

Сигналы запроса адресов или дан-

ных, считываемых из блока 17 направлени  приема данных, считанных из пам ти 5 , и сигналы нарушени  граничных условий и обнаружени  некорректируемых ошибок в данных передаютс  через п тый выход блока 14 на седьмой вход блока 13.

Управление работой всех устройств процессора и обеспечение их взаимодействи  осуществл ет блок 13 управлени . Блок 13 обеспечивает загрузку директивы в процессор 4, формирует адрес команд, производит выборку команд из блока 17, дешифрирует код операции прин той команды, анализирует состо ние регистров и устройств, участвующих в выполнении анализируемой команды. В случае готовности соответствующих регистров и устройств блок 13 вырабатывает разрешение на выполнение команды и сигналы, задающие временную диаграмму выполнени  команды. Блок 13 следит за правильностью передачи информации по каналу, выдаваемой из пам ти 5, считанной из блока 17, переводит процессор 4 в исходное состо ние по окончании выполнени  программы или при нарушении граничных условий,

По окончании выполнени  программы или при возникновении ошибок блок 13 формирует код, который указывает на то, как выполнена программа и переда-

0

789

5

0

0

5

0

5

10

ет его через дев тый выход на четвертый вход регистра 18,

В исходном состо нии перва  переданна  по каналу ввода информаци  воспринимаетс  процессором 4 как директива и первое слово, содержащее управл ющую информацию о загрузке программы и параметров и установке ограничений дл  программы по пам ти блока 17 и пам ти 5, с выхода регистра 12 поступает на восьмой вход блока 13.

Блок 14 управлени  внешней пам тью (фиг.З) содержит регистры 23 и 24 нижней и верхней границ адреса , две схемы 25 и 26 сравнени  адреса с нижней и верхней границами, триггер 27 ошибки обмена, регистр 28

кода операции, счетчик 29 объема обмена , регистр 30 текущего адреса, регистр 31 приращени  адреса, триггер 32 готовности адреса, сумматор 33 адреса, регистр 34 подготовки данных, 5 триггер 35 готовности данных, регистр 36 адреса, регистр 37 записи данных, схему 38 совпадени , схему 39 сравнени , регистр 40 незан тости кубов, триггер 41 записи, схему 42 кодировани , шестнадцать счетчиков 43 управлени  кубами, шестнадцать регистров 44 направлени  приема информации, мультиплексор 45, схему 46 декодировани  и регистр 47 передачи информации .

Блок 14 выполн ет операции обмена с пам тью 5 и полностью контролирует ее работу.

Во врем  загрузки директивы на первые входы регистров 23 и 24 верхней и нижней границ принимаютс  граничные услови , поступающие с регистра передачи буфера ввода через четвертый вход блока 14. Указанна  передача осуществл етс  с помощью сигнала управлени  загрузкой директивы, формируемого блоком 13 и поступающего на первые входы регистров 23 и 24, В процессе выполнени  команд обмена в слу

чае, если текущий адрес пам ти 5, поступающий на первые входы 25 и 26 схем сравнени , превышает какую-либо границу (значение граничных условий поступает на вторые входы схем 25 и 26 сравнени  с выходов регистров 23 и 24), соответствующа  схема 25 или 26 сравнени  вырабатывает на выходе сигнал нарушени  границы,который поступает на первый или второй вход триггера 27, ошибки

1)

обмена и через такт передаетс  в блок 13 с выхода триггера 27учерез п тый выход блока 14.

Выполнение всех команд обмена начинаетс  с загрузки кода операции и количества данных на первый вход регистра 28 кода операции и на первый вход 29 счетчика объема обмена. Прием количества данных происходит под управлением сигнала установки режима работы счетчика, который в данном . случае разрешает параллельный прием на счетчик 29, Сигнал установки режима формируетс  в блоке 13 и поступает через шестой вход блока 14 на второй вход счетчика 29,

Прием кода операции происходит в том случае, если содержание счетчика 29 равно нулю, т,е, в текущий момент , когда блок 14 не выполн ет операции обмена. Сигнал нул  счетчика поступает с первого выхода счетчика 29 на второй вход разрешени  приема регистру 28,

При загрузке операций обмена, в которых адреса пам ти 5 формируютс  в блоке 14, из блока 16 регистров через второй вход блока 14 поступают последовательно значени  начального адреса и адресного приращени  соответственно на первые входы регистра 30 текущего адреса и регистра 31 приращени  адреса. Управление приемом этих значений происходит при помощи сигналов разрешени  приема начального адреса и адресного приращени -, поступающих через шестой вход блока 14 на вторые входы регистров 30 и 31

По сигналу разрешени  приема начального адреса устанавливаетс  триггер 32 готовности адреса. Сигнал разрешени  приема поступает на первый вход триггера 32,

Операции обращени  к пам ти 5 могут происходить по непосредственным адресам, формируемым в блоке 44,или ( по косвенным адресам, хран щимс  в пам ти 174 В случае выполнени  операции обмена по непосредственным адресам текущий адрес с выхода регистра ,30 текущего адреса и адресное смещение с выхода регистра 31 поступают на оба входа сумматора 33, с выхода которого следующий адрес передаетс  tHa третий вход регистра 30,

Разрешением приема следующего адреса и выхода сумматора  вл етс  сигнал разрешени  внешней пам ти, фор

10

15

20

9789 . 12

мируемый на1 выходе схемы 38 совпадени  и поступающий на четвертый вход регистра 30, Этот же сигнал поступает на вход сброса триггера 32 готовности адреса, но при обмене по непосредственным адресам сброс триггера по сигналу разрешени  внешней пам ти заблокирован сигналом кода операции, который поступает с выхода регистра 28 кода операции на третий вход триггера 32,

При выполнении обмена по косвенным1 адресам адрес из блока 17 поступает через первый вход блока 14 на п тый вход регистра 30 текущего адреса . Такой способ формировани  адреса сохран етс  на прот жении всего обмена. Управление передачей адреса из блока 17 пам ти осуществл етс  сигналом разрешени  приема адреса, поступающим через шестой вход блока 14 на второй вход регистра 30 и на первый вход триггера 32 готовности адреса, В отличие от организации обменов по непосредственным адресам при обмене по косвенным адресам адрес принимаетс  на регистр 30 только по сигналам блока 13, а триггер 32 по каждому сигналу разрешени  внешней пам ти сбрасываетс .

Команды обмена, осуществл ющие запись в пам ть 5, требуют периодической загрузки регистра 32 готовности данных. Данные в виде 64-разр дных слов поступают из регистра ввода и : блока пам ти 17 через четвертый и первый входы блока 14 на первый и второй входы регистра 34, Данные в виде слов поступают с выхода блока 16 регистров через второй и третий вхо- ды блока 14 на третий и четвертый входы регистра 34, Управление загрузкой данных в регистр 34 по одному из направлений приема осуществл ет блок 13, формиру  сигнал разрешени  приема данных, поступающий на п тый вход регистра 34, этот же сигнал поступает на первый вход установки триггера 32 готовности данных.

25

30

35

40

45

50

Оборудование, предназначенное дл  приема, анализа и переработки адреса. и данных в блоке 14, представл ет core бой конвейер, состо щий из регистров 30 и 36 дл  адреса и регистров 34 и 37 дл  данных, причем регистры 37 и 36  вл ютс  выходными и св заны соответственно с вторым и третьим выходами блока 14, Передача информации в. конвейере осуществл етс  при условии , что есть сигнал разрешени  внешней пам ти, свидетельствующий о тем,. что разрешена передача адреса и данных при записи в пам ть 5, или передача адреса в пам ть 5 при чтении, а также разрешен запуск счетчиков управлени  кубами пам ти 5

Анализ условий продвижени  информации в конвейере осуществл ет схема 38 совпадени . На входы этой схемы подаетс  следующа  информаци : на первый вход - сигнал о готовности данных с выхода триггера 35, на второй вход - сигнал о готовности адреса с выхода триггера 32, на третий и четвертый входы - сигналы удовлетворени  граничным услови м с первых выходов схем 25 и 26 сравнени , на п тый вход - сигнал отсутстви  конфликта по доступу к кубам, на шестой вход - сигнал ненулевого состо ни  счетчика 29 объема обмена.

Сигнал отсутстви  конфликта по доступу к кубам вырабатываетс  схемой 39 сравнени . Последн   представл ет собой мультиплексор, на первый вход управлени  которого поступают младшие разр ды текущего адреса с второго выхода регистра 30. Младшие разр ды указывают номер куба, к которому произойдет обращение по текущему адресу. На второй вход данных мультиплексора поступают разр ды регистра 40 незан тости кубов„Выходной сигнал схемы 39 свидетельствует об отсутствии конфликта по кубам.

При совпадении всех входных условий схема 38 вырабатывает сигнал разрешени  внешней пам ти,  вл ющийс  основным управл ющим сигналом блока 14 и выполн ющий следующие функции: разрешение продвижени  конвейера адреса и данных, разрешение сброса соответствующего разр да регистра незан тости кубов, разрешение установки триггера 41 записи, уменьшение состо ни  счетчика 29 объема обмена на единицу, сброс триггеров 35 и.32 готовности данных и адреса, причем адреса только в случае обмена по косвенным адресам.

Кроме того, сигнал передаетс  в блок 13, где участвует в формирова нии запроса следующего адреса из блока 17 в случае обмена в режиме косвенной адресации или вызова оче0

5

0

5

0

5

0

5

0

5

редкого слова данных из регистра ввода при осуществлении обмена регистра ввода и пам ти 5 или из локальной пам ти процессора 4 при обмене блока 17 и пам ти 5. Этот сигнал также поступает на первый вход разрешени  приема данных регистра 37 записи данных Подготовленные на регистре 34 и закодированные в схеме 42 кодировани  данные поступают с выхода схемы 42 . на второй вход регистра 37, По сигналу разрешени  внешней пам ти, поданному на первый вход регистра 36 адреса ,-, осуществл етс  подача адреса с второго выхода регистра 30 текущего адреса на второй вход регистра 37. Сигнал разрешени  внешней пам ти, поданный на первый вход триггера записи , разрешает прием признака записи с выхода регистра 28 кода операции при выполнении обмена по записи данных в пам ть 5.

По сигналу разрешени  внешней пам ти , поданному на третий вход счетчика 29 объема обмена, его состо ние уменьшаетс  на единицу. Сигнал разрешени  внешней пам ти разрешает сброс разр да регистра незан тости кубов, поступа  на первый вход регистра 40 по младшим разр дам регистра 30, которые подаютс  с первого выхода регистра 30 на второй вход регистра 40,

Работой кубов пам ти 5 управл ют 16 счетчиков 43 управлени . Каждому кубу поставлен в соответствие один счетчик, Выбор нужного счетчика осуществл етс  с помощью младших разр дов адреса, поступающих из регистра 30 на первый вход счетчиков 43, Запуск выбранного счетчика производитс  сигналом разрешени  внешней пам ти , который поступает на второй вход счетчика 43, Счетчик запускаетс  одновременно с приемом адреса и данных на регистры 36 и 37, После запуска счетчик начинает работать с частотой синхронизации процессора 4 и через определенное врем , равное циклу работы куба, на выходе счетчика вырабатываетс  сигнал Конец цикла , который с нулевого выхода этого счетчика поступает на третий вход регистра 40 и устанавливает соответствующий данному счетчику разр д регистра 40 незан тости кубов, С первого выхода счетчиков 43 через четвертый выход блока 14 на пам ть 5 поступает от каждого счетчика в соответствующий куб последовательность сигналов , задающа  временную диаграмму работы куба.

Режим считывани  из пам ти 5 обеспечиваетс  16-ю регистрами 44 направлени  приема мультиплексором 45 направлени  приема информации, схемой 46

переводит

следукгции соответственно, что блок 14 в состо ние ожидани  щей операции обмена.

Блок локальной пам ти содержит счетчик 48 адреса пам ти, регистр 49 верхней границы, регистр 50 нижней границы, регистр 51 адреса локальной , схему 52 сравнени  адреса с

пам ти

декодировани  и регистром 47 блока 14,.Q верхней границей, схему 53 сравнени 

адреса с нижней границей,схему 54 сборки сигналов нарушени  границы, внешней пам ти, поступающему на первый вход регистров, принимаетс  код направлени  приема считанной информа-

В шестнадцать регистров 44 жаправ- лени  приема по сигналу разрешени 

ции. Направление определ етс  кодом операции, поступающим в схему 44 через второй вход с выхода регистра 28 кода операции. На третий вход регистров 44 подаютс  младшие разр ды реги- 20 стра 30, которые указывают код куба, из которого производитс  чтение, и в соответствующий регистр направлени  приема загружаетс  код направлен ни  приема 25

Мультиплексор 45 по сигналу Конец цикла работы куба, поступающему на первый вход с второго выхода счетчика 43, выбирает соответствующее направление приема информации, которое 30 поступает на второй вход мультиплексора 45 с выхода регистра 44, Код на правлени  приема информации с выхода мультиплексора 45 поступает через п тый выход блока 14 в блок 13, Данные из пам ти 5 поступают в блок 14 через п тый вход и анализируютс  в схеме 46 декодировани , котора  исправл ет одиночные и двойные и обнаруживает тройные ошибки. Сигнал о некорректированной ошибке формируетс  на первом выходе схемы 46 и передаетс  через п тый выход блока 14 в блок 13, Правильно считанные данные передаютс  с второго выхода схемы 46 через транслирующий регистр 47--и первый выход блока 14 по направлению , определенному мультиплексором 45, а именно на приемный регистр 8, если выполн етс  обмен с регистра вывода, 50 либо на вхдд блока 17, либо на вход блока 16 регистров.

Операции обмена с паматью 5 оканчиваютс  после того, как счетчик 29 объема обмена переходит в нулевое со- 5 сто ние, и сигнал с второго выхода счетчика 29 поступает на четвертый и второй входы сброса триггера 32 готовности адреса и регистр 28 кода опера35

40

45

триггер 55 записи, регистр 56 записи схему 57 дополнени  до четности, нак питель 58, регистр 59 чтени  и схему 60 контрол  четности. Блок 17 обеспечивает запись или чтение данных при темпе обращений одно слово за такт и цикле обращени  два такта,

Схему блока 17 пам ти можно разделить на две части, В одной части происходит прием, формирование и контроль адреса блока 17, Во второй части производитс  прием, хранение, контроль и выдача данных. Центральное место в адресной части занимает регистр 51 адреса. Этот регистр может принимать информацию из разных устройств процессора 4, Первый вход регистра 51 подключен к регистру коман блока 13 через второй вход блока 17, Эта св зь используетс  при выполнении команд, в которых адрес блока 17 задаетс  в адресном поле команды. На второй вход регистра 51 со счетчика команд блока 13 принимаетс  адрес команды . На третий вход регистра 51 из блока 16 регистров через четгертый вход блока 17 поступает содержимое оперативного регистра. Така  передача осуществл етс  в командах, где адрес блока 17 указываетс  в одном из регистров 16 блока регистров, К четвертому входу регистра 51 подключен счетчик 48 адресов пам ти. Счетчик 48 используетс - дл  формировани  адресов оперативной пам ти в командах, организующих обмен между пам тью 5 и блоком 17, а также в командах обмена с косвенной адресацией. Первоначальное значение счетчика адресов пам ти дл  этих команд принимаетс  через чет вертый вход блока 17 на первый вход счетчика 48, Кроме того, счетчик адресов пам ти используетс  при загрузке директивы. Первоначальна  установ ка счетчика 48 в э гом случае осуществл етс  по первому входу счетчика, св занному с выходным регистром бупереводит

следукгции соответственно, что блок 14 в состо ние ожидани  щей операции обмена.

Блок локальной пам ти содержит счетчик 48 адреса пам ти, регистр 49 верхней границы, регистр 50 нижней границы, регистр 51 адреса локально , схему 52 сравнени  адреса с

пам ти

адреса с нижней границей,схему 54 сборки сигналов нарушени  границы,

0 5

0 0

5

5

0

5

триггер 55 записи, регистр 56 записи, схему 57 дополнени  до четности, накопитель 58, регистр 59 чтени  и схему 60 контрол  четности. Блок 17 обеспечивает запись или чтение данных при темпе обращений одно слово за такт и цикле обращени  два такта,

Схему блока 17 пам ти можно разделить на две части, В одной части происходит прием, формирование и контроль адреса блока 17, Во второй части производитс  прием, хранение, контроль и выдача данных. Центральное место в адресной части занимает регистр 51 адреса. Этот регистр может принимать информацию из разных устройств процессора 4, Первый вход регистра 51 подключен к регистру команд блока 13 через второй вход блока 17, Эта св зь используетс  при выполнении команд, в которых адрес блока 17 задаетс  в адресном поле команды. На второй вход регистра 51 со счетчика команд блока 13 принимаетс  адрес команды . На третий вход регистра 51 из блока 16 регистров через четгертый вход блока 17 поступает содержимое оперативного регистра. Така  передача осуществл етс  в командах, где адрес блока 17 указываетс  в одном из регистров 16 блока регистров, К четвертому входу регистра 51 подключен счетчик 48 адресов пам ти. Счетчик 48 используетс - дл  формировани  адресов оперативной пам ти в командах, организующих обмен между пам тью 5 и блоком 17, а также в командах обмена с косвенной адресацией. Первоначальное значение счетчика адресов пам ти дл  этих команд принимаетс  через четвертый вход блока 17 на первый вход счетчика 48, Кроме того, счетчик адресов пам ти используетс  при загрузке директивы. Первоначальна  установка счетчика 48 в э гом случае осуществл етс  по первому входу счетчика, св занному с выходным регистром бу

21

перевод процессора 4 в состо ние ождани  директивы-установку триггера 8 В состо нии ожидани  директивы пва  переданна  через канал ввода информаци  воспринимаетс  процессором как директива, С выхода регистра педачи буфера ввода через восьмой вход блока 13 первое слово директивы, содержащее пор док загрузки программы и параметров, поступает на первые входы схемы 81 совпадени  и схемы 8 управлени  загрузкой директивы. На второй вход схемы 81 .совпадени  с второго выхода триггера 80 ожидани  директивы поступает сигнал о том, что этот триггер установлен. На выходе схемы 81 формируетс  сигнал, кторый поступает на второй вход схем 82 управлени  загрузкой директивы и разрешает ей прием управл ющей инфомации Этот же сигнал поступает на второй вход сброса триггера 80 и на первый вход установки триггера 83 приема директивы, после чего будет сброшен триггер 80 ожидани  и устанлен триггер 83 приема директивы. Во врем  приема директивы на регистры процессора 4 будут установлены гранные условие и адреса, необходимые дл  работы программы, а также будут записаны программа и параметры в блок 17,

I

При приеме директивы с выхода триггера 83 на второй вход схемы 95 сравнени  поступает сигнал, который блокирует выборку сигнале разрешени  выборки команд. На первом выходе схемы 82 управлени  загрузкой директивы формируетс  сигнал, который поступает на второй вход счетчика адресов команд и разрешает прием начального адреса программы, поступившего через восьмой вход блока 13 на третий вход счетчика 74 из канала, С этого же выхода схемы 82 сигналы разрешени  приема передаютс  в блок 14 и блок 17, где разрешают прием граничных условий на регистры границ, С первого выхода схемы 82 сигналы разрешени  приема программы и параметров поступают на вторые входы схем управлени  локальной пам тью 87, счетчиком адреса локальной пам ти 90 и буфером ввода 94, что позвол ет загрузить на счетчик адреса локальной пам ти начальный адрес программы и параметров и записать ИУ в блок 17 по адресам,

22

0

5

0

5

0

5

0

5

0

5

формируемым на счетчике адреса локальной пам ти.

Все схемы управлени  функциональными устройствами (схемы 82, 86-94), вход щие в состав блока управлени , представл ют собой конвейер, на ступени которого загружаетс  управл юща  информаци , 41 о определ ет жесткое выполнение временной диаграммы операций процессора 4. По сигналу разрешени  приема на ступень конвейера принимаетс  управл юща  информаци , котора  затем передаетс  с одной ступени конвейера на другую в каждый такт синхронизации. Выход нижней ступени конвейера управлени  функциональным устройством соединен с входом управлени  приемом на входные регистры соответствующего исполнительного устройства .

По окончании загрузки директивы на втором выходе схемы 82 формируетс  сигнал, который указывает, что директива загружена, и поступает на второй вход сброса триггера 83 приема директивы. После сброса триггера 83 блок 13 начинает выполнение программы и на выходе схемы 95 формируетс  сигнал разрешени  выборки команд, поступающий на входы разрешени  счета счетчика 74 адресов команд, буферного регистра 77 команд и регистра 78 команд,С выхода счетчика 74 первый адрес команды поступает на первый вход схемы 75 сравнени , на второй вход которой с выхода буферного регистра 76 адресов команд подаютс  адреса команд, хран щихс  в буферном регистре команд. Если адрес, указанный на счетчике 74, не совпадает ни с одним из адресов команд, хран щихс  в регистре 77, то происход т запись этого адреса в регистр 76, чтение команды из блока 17 по этому адресу и запись команды в регистр 77, а затем передача ее дл  выполнени  на регистр 78, R случае несовпадени  адресов , на первом выходе схемы 75 по вл етс  сигнал, который поступает на первый вход регистра 76 и разрешает прием адреса с выхода счетчика 74 через второй вход в регистр 76, Сигнал с первого выхода схемы 75 также поступает на второй вход регистра 77 и разрешает прием команды, прочитанной из блока 17, поступившей в блок J3 через второй вход и записанной через третий вход в регистр 77. Сигнал

несовпадени  с первого выхода схемы 75 сравнени  также поступает на третий вход схемы 87 управлени  локальной пам тью и устанавливает управл ющую информацию, по которой из блока 17 будет считана команда. Адрес команды с выхода счетчика 74 через четвертый выход блока 13 передаетс  в блок 17, Если адрес команды, указанной на счетчике 74, совпадает с одним из адресов , хран щихс  в регистре 76, то соответствующа  этому адресу команда поступает из регистра 77 на регистр команд дл  выполнени . На втором выходе схемы 75 сравнени  по вл етс  сигнал, который передаетс  в регистр 77 через четвертый вход и разрешает чтение команды, соответствующей совпавшему адресу.

Команда с выхода регистра 77 поступает на второй вход регистра 78 команд и принимаетс  туда, если на его первом входе есть сигнал разрешени  выборки команд, С выхода регистра 78 она поступает на вход дешифратора 79 команд и на четвертый вход счетчика 74 адресов команд, последн   св зь используетс  в том случае, если выполн етс  команда передачи управлени  по адресу, указанному непосредственно в команде.

Адрес оперативного регистра, константа и адрес локальной пам ти могут быть также указаны непосредственно в команде. Информаци  с выхода регистра команд через третий выход блока 13 передаетс  в .блок 16 регистров или в блок 17«

После дешифрации код команды поступает на вход схемы 95 сравнени , где производитс  анализ свободных ресурсов , .необходимых дл  выполнени  выдаваемой команды. Схемы 95 сравнени  вырабатывает сигнал разрешени  выборки команд, который  вл етс  основным сигналом разрешени  загрузки и

выдачи на выполнение команды, I

Код команды с выхода дешифратора 79 поступает на третий вход схемы 95 и на входы схем управлени  устройствами процессора 4,

На входы с 4-го по 12-й схемы 95 совпадени  с первых выходов схем 86- 94 управлени  работой устройств подаетс  информаци  о том, в каком состо нии наход тс  устройства процессора 4. По коду команды и этим усло

5

5

0

5

0

5

0

5

ви м происходит анализ разрешени  ,выдачи команды на выполнение и, если нет конфликтов по доступу к каким- либо устройствам процессора 4 при выполнении ранее выданных команд и выдаваемой , вырабатываетс  сигнал разрешени  выборки команд, В этом случае по коду команды схемы управлени  устанавливают информацию, котора  определ ет безусловное выполнение выдаваемой команды. Если при выдаче команды есть конфликты по доступу к Каким-либо устройствам при выполнении ранее выданных команд и выдаваемых на выполнение, то блокируетс  выдача сигнала разрешени  выборки команд , что приводит к приостановке выдачи команды на выполнение, блокируетс  чтение команд из регистра 77 и увеличиваетс  значени  счетчика адресов команд.

Схема 86 управлени  пор дком выработки команд передает через второй выход на п тый вход счетчика адресов команд информацию, котора  определ ет направление приема адреса перехода . При выполнении команд условного перехода адрес принимаетс  с выхода регистра команд через четвертый вход, При выполнении команд безусловного перехода адрес перехода указан в блоке оперативных регистров и принимаетс  через четвертый вход блока 13 на шестой вход счетчика 74, Управл юща  информаци  может быть установлена в схему 86 при выдаче команды перехода на выполнение через второй вход, причем выполнение команд условного перехода определ ет признак особого случа  или признак нул , установленные соответственно через третий и четвертый входы схемы 86 из блока 16 регистров или блока 15,

Схема 87 управлени  локальной пам тью передает через второй выход в блок 17 информацию, котора  определ ет направление приема адреса, данных и тип (запись или чтение). Управл юща  информаци  может быть установлена в схему 87 при загрузке директивы через второй вход с выхода схемы 82, при чтении команд в регистр 77 через третий вход с первого выхода схемы 85, при выдаче команд на рыполнение через четвертый вход с выхода дешифратора 79 команд, при обмене между блоком 17 и пам тью 5 че10

15

20

171539789

ера ввода через первый вход блока 17. оследующие адреса при загрузке параетров и программы на счетчике 48 ормируютс  путем прибавлени  единицы к предыдущему адресу на счетчике. Верхн   и нижн   адресные границы принимаютс  на первые входы регистов 49 и 50 в процессе загрузки диективы . Управление направлением приема на регистры 49, 50 и 51 и счетчик 48, а также переключение в режим хранени  дл  регистров 49 и 50 или в режим счета дл  счетчика 48 производитс  сигналами, поступающими из блока 13.

Сигналы, управл ющие направлением приема или переключением режима рабоы , поступают на третий вход счетчиа 48, на вторые входы регистров 49 50. и на п тый вход регистра 51.

Адрес с регистра 51 подаетс  на первый вход накопител  58. Кроме того , выход регистра 51 адреса подключен к вторым входам схем 52 и 53 сравени , где производитс  сравнение 25 адреса с граничными услови ми. Граничные услови  с выходов регистров 49 и 50 поступают на первые входы схем сравнени  52 и 53. В случае нарушени  граничных условий схемы 52 и 53 сравнени  вырабатывают сигналы, которые собираютс  в схеме 54. С выхода схемы 54 сигнал нарушени  границы поступает на второй вход накопител  58 и блокирует обращение к операционной пам ти . Одновременно этот сигнал выдаетс  через второй выход блока локальной пам ти , сообща  блоку 13 об ошибке обращени .

При записи производитс  установка триггера 55 записи, выход которого соединен с третьим входом накопите  58, Помимо установки триггера 55 в блок 17 принимаютс  данные на регистр 56 записи. Регистр 56 имеет несколько входов. Первый вход регистра 56 соединен с выходным регистром буфера ввода и используетс  дл  записи директивы. На второй вход регистра записи принимаютс  данные из пам ти 5, которые сначала, поступают в блок 14, а затем через шестой вход - в блок 17. На третий или четвертый входы регистра 56 принимаютс  данные из блока 16 регистров. Эта св зь используетс  в командах пересылки данных из блока регистров в блок 17,

Сигналы, управл ющие направление приема, поступают из блока 13 на п тый вход регистра 56.

30

35

40

45

50

55

0

5

0

789

5

0

5

0

5

0

5

18

Данные с регистра 56 поступают на четвертый вход накопител  58, Kptf- ме того, данные с регистра 56 направл ютс  в схему 57 дополнени  до четности . Эта схема формирует контрольные разр ды, которые записываютс  в накопитель 58 через п тый вход.

При считывании из блока 17 данные из накопител  58 поступают через регистр 59 считывани  на первый выход блока ,17. Во врем  выдачи данных производитс  их контроль по четности в схеме 60, вход которой подключен к выноду регистра 59, В случае нарушени  четности схема 60 вырабатывает сигнал ошибки, который передаетс  в блок 13.

Блок 16 оперативных регистров процессора 4 содержит (фиг,5) первый регистр 61 адреса, второй регистр 62 адреса, триггер 63 записи, регистр 64 записи, первый узел 65 оперативных регистров, второй узел 66 оперативных регистров, схему 67 анализа равенства кода нулю, первый регистр 68 выдачи и второй регистр 69 выдачи.

Число оперативных регистров в блоке равно 16. Дл  сокращени  времени выполнени  операций, вызывающих два и более операндов, в схему введены два узла оперативных регистров, хран щих одинаковую информацию. Это позвол ет одновременно считать два операнда .

Выборка операндов из блока 16 ре-- гистров начинаетс  с загрузки в регистры 61 и 62 адресов соответствующих оперативных регистров.

Информаци  в регистры 61 и 62 поступает из регистра команды блока 13, в котором размещаютс  адресные пол  выполн емой команды.

После подачи адреса на вход блоков оперативных регистров на выходные регистры 68 и 69 считываетс  содержимое соответствующих оперативных -регистров узлов. Выходы регистров 68 и 69 подключены соответственно к первому и второму выходам блока оперативных регистров,

В случае записи блок 13 через п тый вход блока оперативных регистров устанавливает триггер 63 записи и соответствующее направление приема на регистр 64 записи.

На регистр 64 записи данн ме поступают через несколько входов. Дл  ко10

191539789

манд с непосредственной адресацией рый данные поступают с регистра 13 команд блока на второй вход регистра 64, На третий вход регистра 64 данные принимаютс  из локальной пам ти процессора . При записи данных из пам ти 5, которые передаютс  через блок 14 в блок 16 регистров, используетс  четвертый вход регистра 64, соединенный с вторым входом схемы оперативных регистров .

На п тый вход регистра 64 принимаетс  сумма или разность с сумматора из блока 15. Результат логической операции принимаетс  по шестому входу регистра 64. Результат операции сдвига принимаетс  по седьмому входу регистра 64.

Выход триггера 63 записи соединен с вторыми входами регистров узлов 65 и 66. Выход регистра 64 подключен к третьим входам регистров узлов 65 и 66. Кроме того, содержимое регистра 64 подаетс  в схему 67 анализа, котора  в случае нулевого состо ни  прин той информации вырабатывает признак нул , который подаетс  в блок 13.

Арифметико-логический блок 15

15

20

25

20

передаетс  в блок 13 через второй выход блока 15 и устанавливает признак особого случа .

Блок 13 управлени  содержит (фиг.7) счетчик 74 адресов команд, схему 75 сравнени  адресов, буферный регистр 76 адресов команд, буферный регистр 77 команд, регистр 78 команд, дешифратор 79 команд, триггер 80 ожидани  директивы, схему 81 совпадени , схему 82 управлени  загрузкой директивы, триггер 83 приема директивы , схему 84 совпадени  ошибок, регистр 85 ошибок, схемы управлени  пор дком выборки команды 86, локальной пам тью J57, оперативными регистрами 88,, счетчиком внешней пам ти 89, счетчиком адреса локальной пам ти 90, формированием адреса внешней пам ти 9 1 , формированием данных внешней пам ти 92, буфером вывода 93, буфером ввода 94 и схему 95 сравнени .

Блок управлени  предназначен дл  обработки командной и адресной информации и выполн ет следующие функции:

управл ет загрузкой директивы;

организует выборку команд;

дешифрует и выдает команды на

35

40

(фиг.6) содержит регистр 70 кода one- 30 выполнение в устройства фоцессора 4; рации, сдвигатель 71, схему 72 логической обработки и сумматор 73.

Через третий вход в блок 15 из блока 13 поступает код операции, который запоминаетс  на регистре 70. Выход регистра 70 кода операции подключен к первым входам сдвигател , схемы логической обработки и сумматора. Блок 15 выполн ет операции над операндами , хран щимис  только в оперативных регистрах. Результаты выполн емых операций записываютс /также только в оперативные регистры.

Один из операндов принимаетс  через первый вход блока 15 и поступает на вторые входы схем 71,72 и 73, Второй операнд принимаетс  через второй вход блока 15 и поступает в схемы 71, 72 и 73 через третий вход. Операнды на первый и второй входы поступают одновременно.

Результаты сдвига, логической обработки , сложени  или вычитани  с первых выходов схем 71, 72 и 73 соответственно передаютс  через первый выход блока 15, В случае переполнени  разр дной- сетки схемы 73 вырабатываетс  сигнал переполнени , кото45

50

55

устанавливает режим работы процессора 4;

обрабатывает ошибки.

В начале работы блок 13 находитс  в состо нии ожидани  директивы, т.е. установлен триггер 80 ожидани  директивы , с первого выхода которого на первый вход схему 95 сравнени  поступает сигнал, который блокирует выдачу сигнала разрешени  выборки команд с выхода схемы 95, Сигнал разрешени  выборки команд  вл етс  сигналом разрешени  выборки из локальной пам ти команд и чтени  из регистра 77, разрешени  дешифрации и выдачи команд на выполнение в функциональных устрой ствах процессора 4.

Сигнал разрешени  выборки команд поступает на первые входы всех схем управлени  86-94 и разрешает прием управл ющей информации с выхода дешифратора 79 команд в эти схемы. Этот же сигнал подаетс  на первые входы счетчика 74 команд и регистра 77, регистра 78 команд и триггера 80 ожидани  директивы и разрешает выборку команд из блока 17 в регистр 77, дешифрацию и обработку команд, а также

0

789

рый

5

0

5

20

передаетс  в блок 13 через второй выход блока 15 и устанавливает признак особого случа .

Блок 13 управлени  содержит (фиг.7) счетчик 74 адресов команд, схему 75 сравнени  адресов, буферный регистр 76 адресов команд, буферный регистр 77 команд, регистр 78 команд, дешифратор 79 команд, триггер 80 ожидани  директивы, схему 81 совпадени , схему 82 управлени  загрузкой директивы, триггер 83 приема директивы , схему 84 совпадени  ошибок, регистр 85 ошибок, схемы управлени  пор дком выборки команды 86, локальной пам тью J57, оперативными регистрами 88,, счетчиком внешней пам ти 89, счетчиком адреса локальной пам ти 90, формированием адреса внешней пам ти 9 1 , формированием данных внешней пам ти 92, буфером вывода 93, буфером ввода 94 и схему 95 сравнени .

Блок управлени  предназначен дл  обработки командной и адресной информации и выполн ет следующие функции:

управл ет загрузкой директивы;

организует выборку команд;

дешифрует и выдает команды на

выполнение в устройства фоцессора 4;

устанавливает режим работы процессора 4;

обрабатывает ошибки.

В начале работы блок 13 находитс  в состо нии ожидани  директивы, т.е. установлен триггер 80 ожидани  директивы , с первого выхода которого на первый вход схему 95 сравнени  поступает сигнал, который блокирует выдачу сигнала разрешени  выборки команд с выхода схемы 95, Сигнал разрешени  выборки команд  вл етс  сигналом разрешени  выборки из локальной пам ти команд и чтени  из регистра 77, разрешени  дешифрации и выдачи команд на выполнение в функциональных устройствах процессора 4.

Сигнал разрешени  выборки команд поступает на первые входы всех схем управлени  86-94 и разрешает прием управл ющей информации с выхода дешифратора 79 команд в эти схемы. Этот же сигнал подаетс  на первые входы счетчика 74 команд и регистра 77, регистра 78 команд и триггера 80 ожидани  директивы и разрешает выборку команд из блока 17 в регистр 77, дешифрацию и обработку команд, а также

2515

рез п тый и шестой входы, при записи и чтении данных из блока 17.соответственно и при обмене с пам тью 5, по адресам, хран щимс  в блоке 17, через шестой вход схемы 87. Запросы от блока 14 поступают на п тый и шестой входы через седьмой вход блока 17.

Схема управлени  оперативными регистрами 88 передает через второй выход в блок 16 регистров информацию котора  определ ет направление приема адреса операнда и типа обращени  (запись или чтение). Управл юща  информаци  может быть установлена в схе му 88 при, выдаче команды на выполнение через- второй вхрд или при записи операндов, считанных из пам ти 5 по сигналу от блока 14, который подаетс  на третий вход схемы 88 через седьмой вход блока 13.

Схема управлени  счетчиком 89 внешней пам ти пе редает через второй выход в блок 14 сигнал установки режима работы счетчика объема обмена, по которому на счетчик из.блока 16 регистров принимаетс  количество данных обмена, по этому же сигналу устанавливаетс  код операции обмена в блоке 14, Управл юща  информаци  устанавливаетс  в схему 89 только при выдаче команд обмена на выполнение через второй вход.

Схема 90 управлени  счетчиком адреса локальной пам ти передает через второй выход в блок 17 управл ющую информацию, котора  определ ет режим работы счетчика адреса локальной па м ти; параллельный прием, счет или хранение, при выполнении загрузки директивы или команд обмена.

Управл юща  информаци  в схему 90 может быть установлена при загрузке директивы через второй вход с первог выхода схемы 82, при выдаче команды на выполнение через третий вход, при выполнении команд обмена блока 17 и пам ти 5 и при обмене с пам тью 5, по адресам хран щимс  в блоке 17.

Запросы на блок 14 на изменение значени  счетчика поступают в схему 90 при записи из пам ти 5 через четвертый вход или при чтении из блока 17 через п тый вход.

Схема 91 управлени  формированием адреса внешней пам ти передает через второй выход в блок 14 управл ющую информацию, котора  определ ет направление приема начального адреса и

0

0

5

789

с

0

5

0

5

0

5

26

адресного смещени  при выполнении операции обмена, в которых адреса фо р- мируютс  в блоке 14, При выполнении обмена по косвенным адресам управл юща - информаци  указывает, что адрес внешней пам ти необходимо прин ть из блока 17, Управл юща  информаци  в схему 91 может быть установлена через второй вход при выдаче команды обмена на выполнение или при выполнении команд обмена по косвенным адресам по запросу блока 14 на третий вход схемы 91.

,Схема 92 управлени  формированием данных внешней пам ти передает через второй выход в блок 14 управл ющую информацию, котора  определ ет направление приема данных дл  записи в пам ть 5 из канала, из блока 17 или. из блока регистров. Управл юща  информаци  в схему 92 может быть установлена через второй вход при выдаче команд на выполнение или при выполнении команд обмена с каналом ввода или блоком 17 по запросу блока 14 через седьмой вход блока 13 на третий вход схемы 92,

Схема 93 управлени  буфером вывода передает через второй выход на входы управлени  регистров буфера вывода управл ющую информацию, котора  определ ет пор док и направление приема на регистры 18 и 21, считанную иэ пам ти 5 из блока регистров 16, или информацию об ошибках, передаваемую в канал вывода. Управл юща  информаци  в схему 93 может быть установлена при выдаче команд на выполнение через второй вход по запросу блока 14, через третий вход при чтении данных из пам ти 5 в канал или при возникновении ошибки по запросу схемы 84 совпадени  ошибок на четвертый вход схемы 93.

Схема 94 управлени  буфером ввода передает через второй выход на входы управлени  регистров буфера ввода управл ющую информацию, котора  определ ет пор док передачи данных че- . рез регистры 8 и 12, поступивших из канала и записываемых в пам ть 5 или в блок 17 и специальные регистры, вход щие в состав устройств процессора 4 при загрузке директивы. Управл юща  информаци  в схему 94 может быть установлена при загрузке дирек- тивы через второй вход с первого выхода схемы 82 при выдаче команд на

I

выполнение через третий вход или при передаче данных из канала в пам ть 5 по запросу от блока 14 через четвертый вход.

Окончание работы программы, процессора 4 происходит при выполнении команды Конец программы. Сигнал с выхода дешифратора 79 команд поступает на третий вход триггера 80 ожидани  директивы и устанавливает его, что блокирует разрешение выборки команд и переводит процессор 4 в состо ние ожидани  директивы.

Окончание работы программы процессора 4 может произойти и в результат возникновени  ошибки передачи данных по каналу ввода, обращени  к запрещенным дл  программы област м пам ти или при чтении неверных данных из блока 17 или пам ти 5.

Ошибки фиксируютс  на регистре 85 ошибок и анализируютс  на схеме 84 совпадени , на выходе которой формиретс  сигнал, устанавливающий триггер 80 ожидани  директивы через четвертый вход, что блокирует разрешение выборки команд и переводит процессор

4в состо ние ожидани  директивы. По сигналу с выхода схемы 84 в схему управлени  буфером вывода устанавливаетс  управл юща  информаци  через четвертый.вход, по которой будет осуществлена передача информации об ошибках с выхода регистра 85 ошибок через дев тый выход блока 14 в канал ввода.

- Информаци  об ошибках поступает чрез первый, третий и седьмой входы блока управлени , на первый, второй и третий входы схемы 84 и регистра 85 при возникновении ошибок передачи данных по каналу вывода, ошибок при работе с блоком 17 или с пам тью

5соответственное

Таким образом, процессор полупроводниковой внешней пам ти в составе высокопроизводительной вычислительной системы обеспечивает реализацию произвольных методов доступа к данным, размещенным в полупроводнике вой внешней пам ти, что приводит к сокращению объема данных, передаваемых по каналам обмена между вычислительной системой и пам тью, освобож- да  центральный процессор от работы по формированию массивов данных, позвол ет более эффективно использовать оперативную пам ть за счет упра

5

лени  распределением полупроводниковой пам ти непосредственно процессором 4.

За счет помехоустойчивого кодировани  данных и возможности динамического управлени  конфигурацией с помощью процессора 4 обеспечиваетс  повышение надежности пам ти 5. Процессор 4 позвол ет вести тестирование и наладку пам ти 5 без использовани  центрального процессора.

Степень повышени  производитель- нести вычислительной системы за счет введени  в ее состав процессора полупроводниковой внешней пам ти зависит от типа задач, выполн емых системой, и организации массивов, которые обрабатываютс  при решении этих задач.

4

Claims (6)

1. Процессор полупроводниковой внешней пам ти высокопроизводительной

5 вычислительной системы, содержащий блок управлени , блок оперативных регистров, блок локальной пам ти, арифметико-логический блок, выход результата которого соединен с первым

0 информационным входом блока оперативных регистров, первый выход Адрес/ /данные которого соединен с первым информационным входом арифметико- логического блока, второй информационный вход которого соединен с вторым выходом Адрес/данные блока оперативных регистров и первым информационным входом блока локальной пам ти , первый вход адреса команды которого соединен с первым выходом Адрес/данные блока оперативных регистров, информационный вход начальной загрузки которого соединен с одноименным выходом блока управлени , первый выход сигнала направлени  приема которого соединен с входом сигнала направлени  приеп ма блока оперативных регистров, выход признака нул  которого соединен

Q с первым входом Сигнал ошибки блока управлени , выход кода сигнала операции которого соединен с одноименным входом арифметико-логического блока, . отличающийс  тем, что,

5 с целью экономии адресных пространств полупроводниковой внешней дам  ти и оперативной пам ти, расширени  функциональных возможностей и повышени  производительности вычислительной сие29

темы за счет реализации произвольных алгоритмов доступа к данным и их предварительной обработки, в него введены приемный буферный регистр ввода, первый и второй буферные регистры ввода, передающий буферный регистр ввода, схема контрол  четности, блок управлени  внешней пам тью, схема дополнени  до четности, приемный буферный регистр вывода, первый и второй буферные регистры вывода и передающий буферный регистр вывода, причем информационный вход приемного буферного регистра ввода соединен с информационным входом процессора, выход данных приемного буферного регистра ввода соединен с информационными входами первого и второго буферных регистров ввода и схемы контрол  четности, вы- ходы данных первого и второго буферных регистров ввода соединены с первым и вторым информационными входа ми передающего буферного регистра ввода , вход управлени  которого соединен с одноименным входом приемного буферного регистра ввода и выходом сигнала Запись/чтение блока управлени , выход Нарушение четности схемы контрол  четности соединен с вторым входом Сигнал ошибки блока управлени , выход данных передающего буферного регистра ввода соединен с информационным входом начальной загрузки .блока управлени  внешней пам тью, входом загрузки директивы блока управлени  и входом начальной установки блока локальной пам ти, информационный выход которого соединен с вторым инфор45

мационным входом блока оперативных никовой внешней пам ти, вход данных гистров, первым информационным входом блока управлени  внешней пам тью и входом загрузки команды блока управлени , выход команды которого соединен с входом кода команды блока локальной пам ти, второй вход адреса команды которого соединен с одноименным выходом блока управлени , выход Управление режимом которого соединен с одноименным входом блока локальной пам ти, выход сигнала ошибки которого соединен с третьим входом Сигнал ошибки блока управлени , четвертый вход Сигнал ошибки которого соединен с выходом переполнени  арифметико-логического блока, первый выход данных блока оперативных регистров i соединен с: входом Начальный адрес

50

55

которого  вл етс  входом блока управ лени  внешней пам тью, второй информационный вход которого соединен с вторым выходом данных блока оператив ных регистров,

2. Процессор по п.отличающийс  тем, что блок управ лени  внешней пам тью содержит регистр нижней границы адреса, регистр верхней границы адреса, схему сравнени  адреса с нижней границей, схему сравнени  адреса с верхней границей , триггер ошибки обмена, регистр кода операции, счетчик объема обмена , регистр текущего адреса, регистр приращени  адреса, триггер готовности адреса, сумматор адреса, регистр подготовки данных, триггер готовности данных, регистра адреса, ре и приращение блока управлени  внеш 978930

ней пам тью, входом Адрес перехода блока управлени  и первым информационным входом приемного буферного регистра вывода, второй информационный вход которого соединен с вторым информационным входом блока локальной пам ти, третьим информационным входом блока оперативных регистров и выходом данных блока управлени  внешней пам тью, выход Сигнал запроса которого соединен с одноименным входом блока управлени , выход Разрешение записи/чтени  которого соеди- 15 ней- с одноименными входами Запись/

10

/чтение приемного буферного регистра вывода и передающего буферного регистра вывода, вход данных которого  вл етс  информационным выходом про20 цессора и соединен с входом схемы, дополнени  до четности, выход которой  вл етс  выходом контрольного разр да процессора, первый и второй информационные входы передающего бу25 ферного регистра вывода соединены с выходами данных первого и второго буферных регистров вывода соответственно , информационные входы которых соединены с выходом данных приемного буЗо ферного регистра вывода, третий информационный вход которого соединен с выходом Конец программы блока

Сигнал на35

управлени , второй выход правлени  приема которого соединен с входом управл ющей директивы блока управлени  внешней пам тью, выходы данных, адреса и управлени  внешней пам тью которого  вл ютс  одноименными выходами процессора полупровод

никовой внешней пам ти, вход данных

которого  вл етс  входом блока управлени  внешней пам тью, второй информационный вход которого соединен с вторым выходом данных блока оперативных регистров,

2. Процессор по п.отличающийс  тем, что блок управлени  внешней пам тью содержит регистр нижней границы адреса, регистр верхней границы адреса, схему сравнени  адреса с нижней границей, схему сравнени  адреса с верхней грани. цей, триггер ошибки обмена, регистр кода операции, счетчик объема обмена , регистр текущего адреса, регистр приращени  адреса, триггер готовности адреса, сумматор адреса, регистр подготовки данных, триггер готовности данных, регистра адреса, ре

15

20

25

гистр записи данных, схему совпадени , схему сравнени , регистр незан тости кубов, триггер записи , схему кодировани , с первого по шестнадцатый счетчики управлени  кубами , с первого по шестнадцатый регистры направлени  приема информации , мультиплексор, схему декодировани  и регистр передачи информации, ю при этом первый информационный вход ч блока управлени  внешней пам тью соединен с первыми информационными входами регистра подготовки данных и регистра текущего адреса, вход начального адреса и приращени  блока управлени  внешней пам тью соединен с вторыми информационными входами регистра подготовки данных и регистра текущего адреса и информационным входом регистра приращени  адреса, второй информационный вход блока управлени  внешней пам тью соединен с третьим информационным входом регистра подготовки данных и параллельным информационным входом счетчика объема обмена, информационный вход начальной загрузки блока управлени  внешней пам тью соединен с четвертым информационным входом регистра подго- 30 товки данных и информационными входа - ми регистров нижней и верхней границ адреса, вход управл ющей директивы блока управлени  внешней пам тью соединен с входами Разрешение приема 35 регистра подготовки данных, триггера готовности данных, регистра приращени  адреса, регистра текущего адреса, триггера готовности адреса, счетчика объема обмена, регистров нижней и 40 верхней границ адреса, регистра кода операции, выход данных регистра подготовки данных через схему кодировани  соединен с информационным входом регистра записи данных, выход данных 45 которого  вл етс  выходом данных на внешнюю пам ть блока управлени  внешней пам тью, вход разрешени  приема регистра записи данных соединен с выходом сигнала Разрешение внешней 50 пам ти схемы совпадени , с входами Разрешение приема регистра адреса, триггера записи, регистра текущего адреса, с входами сброса регистров незан тости кубов, направлени  прие- 55 ма информации,, триггеров готовности данных и адреса, входом разрешени  счета счетчика управлени  кубами и вхрдом вычитани  счетчика объема

1539789 . 32

обмена, первый выход которого соединен с первым входом схемы совпадени , второй и третий входы которой соединены с выходом триггера готовности адреса и выходом триггера готовности данных соответственно, четвертый и п тый входы схемы совпадени  соединены соответственно с выходами сигнала несовпадени  схем сравнени  адреса с нижней и верхней границами, шестой вход схемы совпадени  соединен с выходом Отсутствие конфликтов схемы сравнени , первый информационный вход которой соединен с младшими разр дами адреса выхода данных регистра текущего адреса, второй информационный вход схемы сравнени  соединен с выходом данных регистра незан тости кубов, первый информационный вход которого соединен с одноименными входом мультиплексора и выходом данных счетчика управлени  кубами, вход параллельных данных которого соединен с вторым информационным входом регистра незан тости кубов, первым информационным входом регистра направлени  приема информации и первым выходом адреса регистра текущего адреса ,1 второй выход адреса которого соединен с входом первого слагаемого .сумматора адреса, первыми информационными входами схем сравнени  адреса с нижней и верхней границами и информационным входом адреса регистра адреса, выход которого  вл етс  выходом адреса на внешнюю пам ть блока управлени  внешней пам тью, вход второго слагаемого сумматора адреса соединен с выходом адреса регистра приращени  адреса, выход сумматора адреса соединен с третьим информационным входом регистра текущего адре са, второй выход счетчика объема обмела соединен с входами разблокировки приема триггера готовности адреса и регистра кода операции, выход данных которого соединен с информационным входом триггера записи, блокировки приема триггера готовности адреса и вторым информационным входом регистра направлени  приема информации, выход данных которого соединен с вторым информационным входом мультиплексора, выход данных которого и выходы триггера записи и счетчика управлени  кубами  вл ютс  выходом сигнала управлени  на внешнюю пам ть блока управлени  внешней

пам тью, вход информации с внешней пам ти которого соединен с входом схемы декодировани , выход данных которой через регистр передачи инфор- мации соединен с выходом данных блока управлени  внешней пам тью, выход ошибки схемы декодировани  вместе с выходом триггера ошибки обмена и схемы совпадени   йл ютс  выходом сигнала запроса блока управлени  внешней пам тью, первый и второй входы установки триггера ошибки обмена соединены с выходами сигнала сравнени  схем сравнени  адреса с нижней и верхней границами соответственно, вторые ин формационные входы которых соединены с выходами данных регистров нижней границы и верхней границы адреса соответственно.

3 Процессор по п.1, отличающийс  тем, что блок локальной пам ти содержит счетчик адреса пам ти, регистр верхней границы, регистр нижней границы, регистр адреса локальной пам ти, схему сравнени  адреса с верхней границей, схему сравнени  адреса с нижней границей, схему сборки сигналов нарушени  границ , триггер записи, регистр записи, схему дополнени  до четности, накопитель , регистр чтени  и схему контрол  четности, при этом вход кода команды блока локальной пам ти соединен с входом установки режима регистра адреса локальной пам ти, первый информационный вход которого соединен с вторым входом адреса команды блока локальной пам ти, первый вход адреса команды которого соединен с вторым информационным входом регистра адреса локальной пам ти и первыми информационными входами счетчика адреса пам ти и регистра записи, вторые информационные входы которых соединены с входом начальной установки блока локальной пам ти и первыми информационными входами ре гистров верхней и нижней границ, входы записи которых соединены с входом управлени  режимом блока локальной пам ти, входами записи счетчика адреса пам ти и регистра адреса локальной пам ти, входом установки триггера записи и входом режима регистра записи, третий и четвертый информационные входы которого соединены с первым и вторым информационными входами соответственно блока локальной пам ти, выход данных

регистра записи соединен с информационным входом накопител  и входом схемы дополнени  до четности, выход контрольных разр дов которой соединен

с одноименным входом накопител , адресный вход которого соединен с выходом адреса регистра адреса локальной пам ти и первыми информационными входами схем сравнени  адреса с верхней и нижней границами, вторые информационные входы которых соединены с выходами данных регистров верхней и нижней границ, выходы сигналов нарушени  границ схем сравнени  адреса с верхней и нижней границами соединены с первым и вторым входами соответственно схемы сборки сигналов нарушени  границ, выход которой соединен с вхо0 Д°м блокировки обращени  накопител  и  вл етс  выходом сигнала ошибки блока локальной пам ти, пр мой выход триггера записи соединен с входом записи накопител , выход данных которо-

5 го соединен с информационным входом регистра чтени , выход данных которого соединен с входом схемы контрол  четности и  вл етс  информационным выходом блока локальной пам ти, с вы0 ходом сигнала ошибки которой соединен выход схемы контрол  четности.

4. Процессор поп.1,отлича- ю щ и и с   тем, что блок оперативных регистров содержит первый ре5 гистр адреса, второй регистр адреса, триггер записи, регистр записи, первый и второй узлы оперативных регистров , схему анализа равенства кода нулю, первый и второй регистры выдаQ чи, причем информационный вход начальной установки блока оперативных регистров соединен с информационными входами первого и второго регистров адреса и первым информационным входом

5 регистра записи, второй и третий информационные входы которого соединены соответственно с. вторым и третьим информационными входами блока оперативных регистров, вход управлени 

0 направлением приема которого соединен с входом установки триггера записи и входом установки режима регистра записи, первый, второй и третий информационные входы которого соеди5 нены с первым информационным входом блока оперативных регистров, выход данных первого регистра адреса соединен с первым информационным входом первого узла оперативных регистров

второй информационный вход которого соединен с выходом данных регистра записи, входом схемы анализа равенства кода нулю и первым информационным входом второго узла оперативных регистров, второй информационный вход которого соединен с выходом данных второго регистра адреса, входы записи первого и второго узлов оперативных регистров соединены с пр мым выходом триггера записи, выходы данных первого и второго узлов оперативных регистров соединены с информационными входами первого и второго регистров выдачи соответственно, выходы данных которых соединены с первым и вторым выходами адреса данных соответственно блока оперативных регистров , выход признака нул  которого соединен с выходом схемы анализа равенства кода нулю.

5о Процессор по п.1, отличающийс  тем, -что арифметико-лог гический блок содержит регистр кода операции, сдвигатель, схему логической обработки и сумматор, при этом первый информационный вход арифметико-логического блока соединен с первыми информационными входами сум- матора, схемы логической обработки и сдвигател , первый выход данных которого соединен с выходом результата арифметико-логического блока, вход сигнала Код операции которого соединен с информационным входом регистра кода операции, выход управл ющих данных которого соединен с входами управлени  сдвигател , сумматора и схемы логической обработки, выход результата которой соединен с выходом результата арифметико-логического блока, второй информационный вход которого соединен с вторыми информационными входами сдвигател , схемы логической обработки и сумматора , выход данных и выход признака переполнени  которого соединены соответственно с выходом сигнала пере - полнени  арифметико-логического блока .

6. Процессор по п. 1, о т л: и - чающийс  тем, что блок управлени  содержит счетчик адресов команд , схему сравнени  адресов, буферный регистр адресов команд, буферный регистр команд, регистр команд , дешифратор команд, триггер ожидани  директивы, схему совпаде0

5

0

5

ни , схему управлени  загрузкой директивы , триггер приема директивы, схему совпадени  ошибок, регистр ошибок, схему управлени  пор дком выборки команд, схему управлени  локальной пам тью., схему управлени  оперативными регистрами, схему управлени  счетчиком внешней пам ти, схему управлени  счетчиком адреса локальной пам ти, схемы управлени  формированием адреса и данных внешней пам ти, схему управлени  буфером вывода, схему управлени  буфером ввода и схему сравнени , при этом вход загрузки директивы блока управлени  соединен с первыми информационными входами счетчика адресов команд, схемы совпаде- . ни  и схемы управлени  загрузкой директивы, вход адреса перехода ко- .i торой соединен с вторым информационным входом счетчика адресов команд, вход сигнала Направление приема которого соединен с выходом данных регистра команд, входом дешифратора команд и  вл етс  информационным выходом блока управлени , вход загрузки команды которого соединен с информа- Q ционным входом буферного регистра команд, вход сигнала вывода буферного регистра команд соединен с выходом сигнала совпадени  схемы сравнени  адресов, первый вход которой соединен с выходом данных счетчика адресов команд, входом буферного регистра адресов команд и  вл етс  выходом адреса команд блока управлени , выход данных буферного регистра адресов команд соединен с вторым входом схемы сравнени  адресов, выход сигнала несовпадени  которой соединен с входами записи буферного регистра адресов команд, схемы управлени  локальной пам тью и буферного регистра команд, выход данных которого соединен с информационным входом регистра команд, вход разре- шени  приема которого соединен с выходом управл ющего сигнала схемы сравнени  и входами разрешени  приема буферного регистра команд, схемы управлени  счетчиком внешней пам ти, . схемы управлени  пор дком выборки команд, схемы .управлени  локальной пам тью, схем управлени  оперативными регистрами, счетчиком адреса локальной пам ти, формированием адреса внешней пам ти, буферами вывода

5

0

5

0

5

и ввода,входом разрешени  чтени  счетчика адресов команд и первым входом установки триггера ожидани  директивы , второй вход установки которого соединен с выходом дешифратора команд и входами загрузки команд схемы сравнени  и всех схем управлени , третий вход установки триггера ожидани  директивы соединен с выходом схемы совпадени  ошибок и входом блокировки схемы управлени  буфером вывода, вход данных которой соединен с входом сигнала запроса блока управлени , выход управлени  схемы управлени  буфером вывода  вл етс  выходом сигнала Запись/чтение блока управлени , первый, второй и третий входы ошибок схемы совпадени  ошибок соединены с вторым и третьим входами сигнала ошибки и входом сигнала запроса соответственно блока управлени  и одноименными входами регистра ошибок, выход которого соединен с выходом сигнала Конец работы блока управлени , первый и второй входы блокировки схемы сравнени  соединены соответственно с пр мыми выходами триггеров ожидани  директивы и приема директивы, вход установки триггера приема директивы соединен с входом сброса триггера ожидани  директивы, входом разрешени  загрузки схемы управлени  загрузкой директивы и выходом схемы совпадений , второй вход которой соединен с обратным выходом триггера ожидани  директивы, выход сигнала окончани  загрузки схемы управлени  загрузкой директивы соединен с входом сброса триггера приема директивы, выход сигнала загрузки схемы управлени  загрузкой директивы соединен с входами разрешени  приема счетчика

0

5

0

5

0

5

0

адресов команд и схем управлени  локальной пам тью, счетчиком адреса локальной пам ти и буфером ввода и л етс  выходами сигнала направлени  приема и управлени  режимом блока управлени , входы сигнала запроса блока управлени  соединены с одноименными входами схем управлени  ло- калькой пам тью,операционными регистрами , счетчиком адреса локальной пам ти ,формированием адреса внешней пам ти ,формированием данных внешней пам ти и буфером ввода,выход управл ющих данных которого  вл етс  выходом сигнала Запись/чтени  блока управлени , выходы управл ющих данных схем управлени  счетчиком внешней пам ти формированием адреса и данных внешней пам ти образуют второй выход сигнала направлени  приема блока управлени , выход управл ющих данных схемы управлени  операционными регистрами  вл етс  первым выходом сигнала напраьлени  приема блока управлени , выходы управл ющих данных схем управ лени  счетчиком адреса локальной пам ти и локальной пам тью  вл ютс  выходом управлени  режимом блока управлени  , первый и второй входы управл ющей информации схемы управлени  пор дком выборки команд соединены соответственно с первым и четвертым входами сигналов ошибки блока управлени , с первого по дев тьй входы информации состо ни  схемы сравнени  соединены соответственно с одноименными выходами схем управлени  пор дком выборки команд, локальной пам тью, оперативными регистрами , счетчиком внешней пам ти, формированием адреса и данных внешней пам ти, буферами вывода и ввода.

Фай

Фаг. 5

71

Фиг.В

f f

и

73

г