SU1182534A1 - Устройство для сопряжения процессора с внешними абонентами - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано для подключения к процессору ЭВМ дополнительных аппаратных средств обладающих широкими функциональными 5 возможностями и большим быстродействием при выполнении определенного набора операций.

Цель изобретения - расширение функ-ί

„ 10

циональных возможностей за счет обеспечения задания режима обмена инфорг мации по инициативе абонента, организации режима непосредственного обращения абонента к оперативной памяти.

На фиг.1 изображена блок-схема '5 устройства сопряжения; на фиг.2-7 функциональные схемы узлов формирования запросов, контроля, связи, управления обменом, магистрального, выборки соответственно.

Устройство сопряжения (фиг.1) содержит узел 1 выборки_ί магистральный узел 2, регистр 3 состояния, регистр 4 управления, регистр 5 адреса, узел*

6 формирования запросов, узел 7 контроля, узел 8 связи, реДистр 9 номера абонента, узел 10 управления обменом.

На фиг.1 обозначены: управляющая шина 11 процессора, адресная шина 12 30 процессора, выходная информационная шина 13 процессора, шина 14 ошибки процессора, шина 15 запроса в оперативную память, шина 16 запроса в процессор, входная информационная шина 35 17 процессора, шина 18 адреса ,абонента, шина 19 требований абонента, шина 20 выборки абонента, магистраль 21 данных, магистраль 22 управления, шина 23 идентификаторов абонента, шина 40

24 идентификаторов устройства, выход

25 записи узла 8 связи, вход записи

узла 2 управления магистралью, пятый вход узла 7 контроля и вход записи регистра 5 адреса, третий выход 26. 45

узла 6 формирования запросов и третий вход узла 10 управления обменом, второй выход 27 узла 7 контроля и седьмой вход узла 6 формирования запросов, первый выход 28 узла 8 связи,50 второй вход узла 7 контроля и шестой вход узла 6 формирования запросов, первый выход 29 узла 7 контроля и пятый вход узла 6 формирования запросов, четвертый выход 30 узла 6 форми-55 рования запросов й вход записи регистра 3 состояния, первый установочный выход 31 регистра 4 управления и чет2

вертый вход узла 6 формирования запросов, второй установочный выход 32, регистра 4 управления и четвертый вход узла 10 управления обменом, управляющий выход 33 узла 1 выборки и шестой вход узла 7 контроля, управляющая шина 34 оперативной памяти процессора, выход 35 контроля магистрального узла 2 и четвертый вход уз- ла 7 контроля, второй выход 36 узла 8 связи, третий вход узла 7 контроля и управляющий вход магистрального узла 2, второй информационный выход 37 ,узла 1 выборки и информационный вход [регистра .9 номера абонента, третий выход 38 узла 10 управления обменом и второй установочный вход узла 1 выборки, второй выход 39 признака регистра и управления и вход разрешения Магистрального узла 2.

Узел 6 формирования запросов (фиг.2) содержит первый, второй и третий, триггеры 40-42, третий элемент ИЛИ 43, первый элемент ИЛИ 44, второй элемент 1-ШИ 45, первый и второй Элементы И 46 и 47.

Узел 7 контроля (фиг.З) содержит элемент 18 сложения по модулю два, первый и второй элементы ИЛИ 49 и 50, второй элемент И 51, четвертый элемент И 52, первый элемент И 53, элемент НЕ 54, третий элемент И.55.

Узел 8 связи (фиг.4) содержит элемент ИЛИ 56, первый элемент задержки 57, второй элемент задержки 58, второй элемент Й 59, первый элемент И 60,

Узел 10 управления.обменом (фиг.5) содержит первый и второй триггеры 61 и 62, первый и второй элементы И 63 и 64, элемент задержки 65.

Магистральный узел 2 (фиг.6) 'содержит первый и второй регистры 66 и 67, первый элемент 68 сложения по модулю два, второй элемент 69 сложения по модулю два, первый и второй элементы ИЛИ 70 и 71, третий элемент ИЛИ 72, четвертый элемент ИЛИ 73, первый и второй магистральные элементы И 74 и 75.

Узел 1 выборки (фиг.7) содержит регистр 76, шифратор 77 со схемой приоритета, дешифратор 78, третий триггер 79, четвертый триггер 80, >

первый и второй триггеры 81 и 82,

первый, второй и третий элементы ИЛИ,

83-85, четвертый, пятый и шестой

элементы И 86-88, второй и третий

3

.1182534

4

элементы И 89 и 90, первый элемент И

91, элемент задержки 92.

Узел 1 выборки предназначен для организации выборки абонента как по требованию абонента, .так и по инициа- 5 тиве устройства сопряжения.

Магистральный узел 2 предназначен для организации передачи по магистрали данных и управляющей информации.

Регистр 3 состояния предназначен Ю для хранения идентификаторов абонента.

Регистр 4 управления предназначен для управления работой устройства сопряжения и формирования идентифц- 15 каторов устройства сопряжения.

Регистр 5 адреса предназначен для хранения адреса оперативной памяти, выдаваемого абонентом.

Узел 6 формирования запросов .. 20

предназначен для организации обращения устройства сопряжения к процессору или оперативной памяти.

Узел 7 контроля предназначен для контроля корректности данных и уп- ²⁵ равняющей информации, принимаемых уст· ройством сопряжения от абонента.

Узел 8 связи предназначен для формирования управляющих сигналов,обеспечивающих прием и контроль информа- 30 ции, передаваемой абонентом.

Регистр 9 номера абонента предназначен для хранения номера абонента при возникновении в процессоре сбоев во время работы с устройством сопря- 35 жения.

Узел 10 управления обменом предназначен для формирования сигналов, управляющих передачей информации.

Работа устройства сопряжения вклю- 40 чает в себя три этапа: запуск абонента, обслуживание абонентов по их требованиям, завершение операции.

Запуск абонента производится следующим образом. 45

Выполняется выборка абонента. Для

этого по сигналу, поступающему по управляющей шине 11 процессора, устанавливается триггер 81 (фиг.7) в узйе 1 выборки.Сигнал, поступающий с выхо- 50 да указанного триггера на вход элег мента И 87, блокирует требования остальных абонентов. Затем процессор выдает на выходную информационную ши-. ну 13 позиционный код номера запуска-55 емого абонента, а на управляющую шину 1 1 - сигнал записи в регистр 76.

По этому сигналу производится сброс

триггера 81 и установка в единичное состояние триггера 82. Единичное состояние триггера 82 обеспечивает занесение кода номера абонента с выходной информационной шины процессора 13 в регистр 76. Сброс в нулевое состояние триггера 81 разрешает прохождение переднего фронта синхросигнала процессора через элемент И 87, что вызывает установку в единичное состояние триггера 80'. Это, в свою очередь, вызывает прохождение синхросигнала процессора через элемент И 86 и появление сигнала на синхровходе шифратора 77, по которому в шифратор переписывается информация из регистра 76. Единичное состояние триггера 80 вызывает появление сигнала на выходе элемента И 88 по заднему фронту синхросигнала процессора, который •устанавливает в единичное состояние триггер 79. Выходной сигнал триггера 79 поступает на управляющий вход дешифратора 78, в результате чего возникает сигнал на выходе дешифратора, подключенного к выбираемому абоненту По выходной информационной шине процессора в регистр 66 (фиг.6) заносят· ся данные, а в регистр 67 - код операции и код номера выбираемого абонента. После этого в регистр 4 управления заносится признак наличия управляющей информации на магистрали, который выдается на шину признаков устройства, а также по линии 39 поступает в магистральный блок 2, где через элемент ИЛИ 70 поступает на входы магистральных элементов 74 и 75, разрешая выдачу информации из регистров 66 и 67 на магистраль 21 данных и магистраль 22 управления.

По сигналу, поступающему по шине признаков устройства, абонент анализирует корректность.данных и управляющей информации, сравнивает полученный номер с собственным номером и, в случае корректности полученной информации, выдает сигнал готовности на шину 23 признаков абонента. Указанный сигнал через регистр 3 состояния передается в процессор по входной информационной шине 17. В случае обнаружения абонентом некорректности данных, недействительного кода операции или несоответствия полученного номера собственному номеру абонент выдает на магистраль данных информацию, описывающую ошибку,

$

1182534

6

а на шину признаков абонента - соответствующий сигнал. Указанный сигнал

через регистр 3 состояния поступает

на входную информационную шину процессора. '

Обслуживание абонентов по их требованию может производиться в двух режимах: в режиме микропрограммных прерываний, в режиме прямого доступа ιθ к оперативной памяти.

Режим обслуживания задается абонентом посредством сигнала, передаваемого по шине 23 признаков абонента. Указанный сигнал поступает на входы элементов И 46 и 47 (фиг.2), определяя тем самым тип запроса, выдаваемого устройством сопряжения процессору. Единичный уровень сигнала определяет установку триггера ₂о

40 в единичное состояние, которое вызывает режим прямого доступа к памяти. Нулевой уровень сигнала определяет установку триггера 42, вызывающего запрос на микропрограм- ₂₅ мное прерывание.

Обслуживание абонентов производится следующим образом.

При возникновении у абонента необходимости в обмене данными абонент ₃θ выдает сигнал на шину 19 требований абонента, который поступает на вход регистра 76 (фиг.7) узла 1 выборкй. Сигнал требования записывается в указанный регистр по сигналу· с выхода элемента ИЛИ 84 .формируемому по синх- ^5 росигнзлу процессора. При наличии в регистре 76 одного или нескольких разрядов в единичном состоянии, при нулевых состояниях триггеров 79 и 81, по переднему фронту синхросигнала процессора на выходе элемента И 87 формируется сигнал, устанавливающий триггер 80 в единичное состояние.Еди-ί ничное состояние указанного триггера и нулевое состояние триггера 79 при ⁴⁵ Наличии синхросигнала на входе элемента И 86 вызывает формирование строба записи в шифратор 77, по которому содержимое регистра 76 переписывается в указанный шифратор. По заднему ⁵⁰ фронту синхросигнала и единичному состоянию триггера 80 триггер* 79 уста-, навлйвается в единичное состояние. Сигнал с выхода указанного триггера поступает на управляющий вход дешиф.ратора 78, в результате чего на соответствующем выходе дешифратора 78 появляется сигнал выборки, который по

шине выборки абонента поступает абоненту. Получив сигнал выборки, абонент выдает информацию на магистраль 21 данных (в режиме считывания),,на шину 18 адреса абонента - адрес оперативной памяти и, при необходимости, выдает на магистраль управления служебную информацию.

Затем на шину признаков абонента выдаются признаки данных и режима. Единичное состояние признака режима соответствует режиму считывания данных из абонента, нулевое - режиму записи. Кроме того, одновременно с указанными признаками абонент может выдать признак монопольного режима, который переводит устройство сопряжения в монопольный режим, что обеспечивает передачу блока данных по одному требованию абонента. Признак данных поступает через элемент ИЛИ 56 (фиг.4) и элемент задержки 57 на входы элементов И 59 и 60 и вызывает формирование на выходе элемента И 59 сигнала записи, а на выходе элемента И.60 - сигнала контроля. Сигнал записи через элементы ИЛИ 71 и 72' поступает на стробирующие входы регистров 66 и 67, обеспечивая запись информации с магистрали 21 данных и магистрали 22 управления в указанные регистры. Кроме того, по указанному сигналу производится запись информации в регистр 5 адреса, а также контроль корректности управляющих сигналов абонента в узле контроля. Сигнал контроля на выходе элемента И 60 возникает после снятия сигнала на выходе элемента И 59, длительность которого определяется величиной задержки элемента задержки 57. Этот сигнал, поступающий на вход элемента И 51 (фиг.З), используется для анализа корректности данных и признаков абонента. Кроме того, указанный сигнал используется для установки триггера первого запроса или триггера второго запроса, а также триггера 62 (фиг.5), сигнал с выхода которого по шине 24 признаков устройства поступает абоненту. После получения указанного сигнала абонент снимает сигналы с шины признаков 23. В режиме считывания данные из регистра 66 по входной шине 17 поступают в процессор. В режиме записи с выходной информационной шины процессора в регистр 6^ заносятся данные, передаваемые абоненту.

7

1182534

8

Занесение данных производится по сиг.налу процессора по шине 11, поступа-ί ющему на вход элемента ИЛИ 71 I (фиг.6). Одновременно с этим устанавливается триггер 61 (фиг.5). Единичное состояние указанного триггера вызывает формирование строба данных на выходе элемента И 64, передаваег мого по шине признаков устройства в абонент. Указанный сигнал служит для занесения данных с магистрали в режим абонента.

После завершения операции или при обнаружении ошибки абонент вьщает на магистраль информацию состояния, а на шину признаков абонента признак управляющей информации. Признак состояния поступает на вход узла 8 связи, что вызывает формирование на выходе элемента И 60 сигнала контроля, в результате чего устанавливается триггер запроса (фиг.2). Одновременно с этим сигнал контроля .. вызывает установку признака устройства, что устройство приняло информацию состояния абонента.На этом взаимодействие устройства сопряжения с абонентом завершается.

• Данное устройство позволяет организовать информационное взаимодействие между процессором и абонентом (функциональными блоками) на двух уровнях.

Запуск и завершение операции производится путем предварительного обмена управляющей информацией между ; процессором и абонентом, а обмен данными выполняется непосредственно Нод· управлением абонента. При этом абонент имеет возможность произвольно устанавливать режим обмена (запись—считывание) и непосредственно адресовать данные в оперативной памяти процессора. Данное устройство обеспечивает контроль по паритету не только данных, но и управляющих сигналов, а также обеспечивает логический контроль управляющих последовательностей.

Таким образом, изобретение значительно расширяет функциональные возможности устройства и позволяет использовать его для подключения к про цессору в качестве абонентов, специа лизированных вычислительных устг ройств. Такими устройствами могут быть разного рода акселераторы арифметических и логических операций. Производительность таких устройств при выполнении определенного набора операций может в десятки раз превосходить производительность, обеспечиваемую при выполнении этих операций процессором универсальной ЭВМ. Предлагаемое устройство позволяет, с одной стороны, максимально унифицировать программный интерфейс и процедуры запуска и завершения операций подобных устройств, с другой стороны, оно обеспечивает эффективное функционирование этих устройств.

Это дает возможность создания на базе процессоров универсальных ЭВМ широкого набора высокопроизводительных проблемно-ориентированных комплексов .

1182534

ν ψ ^ψ

75 20 27 22 23 2Ъ

Фм2·/

1182534

фиг.З

фиг. Ъ

1182534

фиг. 5

1182534

Claims (6)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ВНЕШНИМИ АБОНЕНТАМИ, содержащее регистр управления, регистр состояния, узел выборки, ма~. гастральный узел, причем первый вход записи магистрального узла и группа управляющих входов узла выборки подключены к выходной управляющей шине процессора, группа информационных входов регистра управления и первые группы информационных входов магистрального узла и узла выборки подключены к информационной шине процессора, информационный выход регистра состояния, первый и второй информационные выходы магистрального узла подключены к информационной шийе процессора, выход управляющей информации регистра состояния соединен с управляющим входом процессора, вторая группа информационных входов узла выборки подключена к выходу требования внешнего абонента, выход разрешения узла выборки соединен с входом выборки внешнего абонента, первая и вторая группы информационных входоввыходов магистрального узла образуют информационный и управляющий магистральные входы-выходы устройства соответственно, информационный вход

регистра состояния и первый установочный вход узла, выборки соединены с выходом признаков внешнего абонента, первый выход признаков регистра управления соединен с входом признаков внешнего абонента, второй выход признаков регистра управления соединен с разрешающим входом магистрального узла, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения задания режима обмена информации по инициативе внешнего абонента, организации режима непосредственного обращения абонента к опера- <β тивной памяти процессора, в устройство введены узел формирования запросов, регистр адреса, регистр номера абонента, узел контроля, узел связи, узел управления обменом, причем первые входы узла формирования запросов и узла управления обменом подключены к выходной управляющей шине процессора, информационный выход регистра адреса соединен с адресным входом процессора, второй вход узла формирования запросов соединен с входом записи регистра номера абонента и с выходом ошибки процессора, первый и второй выходы узла формирования запросов соединены с входом запроса процессора, информационный вход регистра адреса соединен с адресным выходом внешнего абонента, второй вход узла управления обменом, группа информационных входов узла контроля, вход узла связи и третий вход узла формирования запросов подключены к выходу признаков внешнего абонента, первый и второй выходы узла управле5и ...1182534

1182534

ния обменом подключены к входу признаков внешнего абонента, первый установочный выход регистра управления соединен с четвертым входом узла формирования' запросов, третий выход которого соединен с третьим входом уз— ла управления обменом, второй выход которого соединен с входом разрешения магистрального узла и первым входом узла контроля, первый выход которого соединен с пятым входом узла формирования запросов, шестой вход которого; соединен с вторым входом узла контроля и первым выходом узла связи, второй выход которого соединен с третьим входом узла контроля и управляющим входом магистрального узла, выход контрольного символа которого соединен с четвертым входом узла контроля, пятый вход которого соединен с входом записи регистра адреса, третьим выходом узла связи и вторым входом записи магистрального узла, третий выход узла/ управления обменом соединен с вторым установочным входом узла выборки, стробирующий выход которого соединен с шестым входом узла контроля, второй выход которого соединен с седьмым входом узла формирования запросов, четвертый выход которого соединен с входом записи регистра состояния, второй установочный вход регистра . управления соединен с четвертым входом узла управления обменом, информационный выход узла выборки соединен с информационным входом регистра номера абонента, выход которого соединен с информационной шиной процессора.

2. Устройство по п.1, отличающееся тем, что узел формирования запросов Содержит три триггера, два элемента И, три элемента ИЛИ, причем нулевой вход первого триггера является первым входом узла, первый вход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ и является вторым, входом узла, первый вход первого элемента И соединен с первым входом второго элемента Ии является третьим входом узла, нулевой вход второго' триггера соединен с нулевым входом третьего триггера и является четвертым входом узла, единичный вход второго

_ς, триггера соединен с вторым входом второго элемента ИЛИ и является пятым входом узла, второй вход первого элемента И соединен с вторым входом второго элемента И и является шестым входом узла, третий вход первого элемента И соединен с третьим входом второго элемента И и является седьмым входом узла, выходы первого, третьего триггеров и третьего элемента ИЛИ являются, первым, вторым и третьим выходами узла соответственно, выход второго триггера соединен с вторым входом первого элемента ИЛИ и является четвертым выходом'узла, причем в узле формирования запросов выход первого элемента Й соединен с единичным входом первого триггера и первым входом третьего элемента ИЛИ, второй вход которого соединен с единичным входом третьего триггера и выходом второго элемента ИЛИ, третий вход которого соединен с выходом второго элемента И, четвертый вход которого соединен с четвертым входом первого элемента Нис выходом первого элемента ИЛИ.

3. Устройство по п.1, отличающееся тем, что узел контроля содержит элемент сложения ио модулю два, четыре элемента И, два элемента ИЛИ, элемент НЕ, при этом первый вход первого элемента И является первым входом узла, первый вход второго элемента И является вторым входом узла, первый вход третьего элемента И является третьим входом узла, первый вход первого элемента ИЛИ является четвертым входом узла, второй вход первого элемента И соединен с первым входом четвертого элемента И и является пятым входом узла, вход элемента НЕ является шестым входом узла, семь входов элемента сложения по модулю два образуют группу информационных входов узла, выход второго элемента ИЛИ является первым выходом узла, выход первого элемента ИЛИ соединен с вторым входом второго элемента И и является вторым выходом узла, первый, второй и третий входы элемента сложения по модулю два соединены с вторым входом третьего элемента И, вторым и третьим входами четвертого элемента И соответственно, выход которого соединен с первым вхо-, дом второго элемента ИЛИ, второй, * третий, четвертый и пятый входы которого соединен с выходами второго,

1182534

третьего, первого элементов И и элемента НЕ соответственно, выход элемента сложения по модулю два соединен

с вторым входом первого элемента ИЛИ.

4. Устройство по п.1, отличающееся тем,· что узел связи содержит элемент ИЛИ, два элемента И и два элемента задержки, при этом входы элемента ИЛИ образуют входузла, выход первого элемента И является первым выходом узла, , выход элемента ИЛИ соединен с входом первого элемента задержки, первым входом второго элемента И и является вторым входом узла, выход второго элемента И является третьим выходом узла, выход первого элемента задержки соединен с вторым входом второго элемента И, первым входом первого элемента И и входом второго элемента задержки, выход которого соединен с вторым входом первого элемента И.

5. Устройство по п.1, отличающееся тем,что узел управления обменом содержит два триггера, два элемента И, элемент задержки, при этом первый единичный вход первого триггера является первым входом узла, первый вход первого элемента И является вторым входом узла, единичный вход второго триггера является третьим входом узла, второй единичный вход первого триггера является четвертым входом узла, выходы второго триггера, второго элемента Ии элемента задержки являются первым, вторым и третьим выходами узла соответственно', выход элемента задержки соединен с первым входом второго элемента И, нулевыми входами второго и первого триггеров, выход которого соединен с вторым входом первого элемента И, выход которого соединен с входом элемента задержки и вторым входом второго элемента И.

6. Устройство по п.1, о т л ич а^- ю щ е е ся тем, что узел выборки, содержит регистр, шифратор, дешифратор, четыре триггера, шесть элементов И, три элемента ИЛИ, элемент задержки, причем первая и вторая группы информационных входов регистра образуют первую и вторую информационные группы входов узла соответственно, вход элемента задержки, единичный вход первого триггера, первый вход

первого элемента И, нулевой вход второго триггера образуют группу управляющих входов узла, первые входы второго и третьего элементов И являются первым и вторым установочными входами узла, выход дешифратора является разрешающим выходом узла, группа информационных выходов шифратора образуют информационный выход узла, выход третьего триггера соединен с управляющим входом дешифратора,первыми входами четвертого и пятого элементов И, вторым входом первого элемента И и является стробирующим выходом узла, группа информационных выходов регистра соединена с группой информационных входов шифратора и входами первого элемента ИЛИ, выход которого соединен с вторым входом пятого элемента И, третий вход которого соединен с выходом элемента задержки и первым входом шестого элемента И, второй вход которого соединен с первым входом второго элемента ИЛИ, четвертым входом пятого элемента И, входом элемента задержки, вторым входом четвертого элемента И, выход которого соединен с синхровходом шифратора, к группе информационных выходов которого подключен информационный вход дешифратора, трет тий вход четвертого элемента И соединен с выходом четвертого триггера и третьим входом шестого элемента И, выход которого соединен с единичным входом третьего триггера, нулевой вход которого соединен с нулевым входом четвертого триггера и с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с нулевым входом второго триггера и выходом третьего элемента И, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с пятым входом пятого элемента И и выходом первого триггера, нулевой вход которого соединен с выходом первого элемента И, вторым входом второго элемента ИЛИ и единичным входом второго триггера, выход которого соединен с третьим входом третьего элемента И и управляющим входом регистра, синхровход которого соединен с выходом вто-, рого элемента ИЛИ, выход пятого элемента И соединен с единичным входом четвертого триггера.

1182534

1