SU1376091A1 - Устройство дл сопр жени абонентов с ЭВМ - Google Patents
Устройство дл сопр жени абонентов с ЭВМ Download PDFInfo
- Publication number
- SU1376091A1 SU1376091A1 SU864108231A SU4108231A SU1376091A1 SU 1376091 A1 SU1376091 A1 SU 1376091A1 SU 864108231 A SU864108231 A SU 864108231A SU 4108231 A SU4108231 A SU 4108231A SU 1376091 A1 SU1376091 A1 SU 1376091A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control unit
- information
- trigger
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
Изобретение относитс к вьгаисли- тельной технике и может быть использовано в качестве устройства дл ввода информации в системы регистрации и обработки информации. Цель изобретени - повышение производительности ЭВМ за счет уменьшени избыточности передаваемой информации. Устройство содержит два блока пам ти, блок сравнени , блок управлени , два коммутатора , два счетчика адреса, реверсивный счетчик, триггер. 1 з.п. ф-лы, 2 ил.
Description
СО
Од
Изобретение относитс к вычислительной технике и может быть использовано в качестве устройства дл ввода информации в системы регистрации и обработки информации..
Цель изобретени - повьшение производительности ЭВМ за счет уменьшени избыточности передаваемой информации .10
В данном устройстве в процессе выполнени текущего опроса информационных каналов производитс подсчет существенных выборок (отличающихс от выборок предьщущего цикла опроса) с 15 учетом их идентификаторов (номеров каналов). После обработки данных всех информационных каналов производитс выбор режима вьщачи выходной информации , а именно: выдача существенных 20 выборок данного цикла с их идентифи- . каторами или вьщача выборок всех информационных каналов данного цикла без идентификаторов. Выбор режима выУстройство имеет два режима работы , а именно-: запись информации с проведением предварительного сокращени избыточности и чтение информагщи. Перед проведением каждого цикла записи в блоке 1 пам ти .по адресам, однозначно соответствующим идентификаторам информационных каналов, хран тс данные их предыдущего цикла опроса.
В режиме записи, который определ етс высоким уровнем сигнала на выходе триггера 20, т.е. на выходе 16 устройства, запис ьшаемые данные по входу 3 устройства поступают на информационные входы блока 1 пам ти и один из входов блока 5 сравнени . На другие входы блока 5 сравнени подаютс данные информационного канала предьщущего цикла опроса, считываемые из блока 1 пам ти. Через врем , достаточное дл срабатьтани блока 5 сравнени , на вход 13 устройства посдачи производитс по минимуму объема 25 тупает сигнал сопровождени принимаевыходной информации и осуществл етс с учетом разр дности информационной части сообщени и разр дности кода идентификатора, котора определ етс количеством идентификаторов.
На фиг.1 представлена структурна схема устройства; на фиг.2 - структурна схема блока управлени .
На фиг.2 приведена одна из возможных реализаций блока управлени , ко- тора подразумевает, что разр дность кода идентификатора информационного канала не превышает разр дности ин- -формационной части сообщени
Устройство содержит блоки 1 и 2 пам ти, информаи юнные входы 3 и выходы 4, блок 5 сравнени , счетчики 6 и 7 адреса, коммутаторы 8 и 9, реверсивный счетчик 10, триггер 11, блок 12 управлени , входы 13, 14 управле- ни , выходы 15-17 управлени , вход 18 установки.
Блок 12 управлени содержит триггеры 19 и 20, элементы И 21-25, элементы ИЛИ 26-29, элемент ИЛИ 30, элементы 31 и 32 задержки, одновибра - тор 33.
Устройство работает следующим образом .
Перед началом работы сигналом по входу 18 триггеры 11, 19 20 и счетчики 6, 7, 10 устанавливаютс в нулевое -состо ние.
Устройство имеет два режима работы , а именно-: запись информации с проведением предварительного сокращени избыточности и чтение информагщи. Перед проведением каждого цикла записи в блоке 1 пам ти .по адресам, однозначно соответствующим идентификаторам информационных каналов, хран тс данные их предыдущего цикла опроса.
В режиме записи, который определ етс высоким уровнем сигнала на выходе триггера 20, т.е. на выходе 16 устройства, запис ьшаемые данные по входу 3 устройства поступают на информационные входы блока 1 пам ти и один из входов блока 5 сравнени . На другие входы блока 5 сравнени подаютс данные информационного канала предьщущего цикла опроса, считываемые из блока 1 пам ти. Через врем , достаточное дл срабатьтани блока 5 сравнени , на вход 13 устройства посмых данных, который опрашивает элемент И 21 блока 12 управлени и осуществл ет запись данных с входа 3 устройства в блок 1 пам ти по адресу сформированному на счетчике 6 адреса При неравенстве текущего и предЬщу- щего значений информационного канала на выходе блока 5 сравнени присутствует высокий уровень сигнала, и сигнал с входа 13 устройства через элемент И 21 поступает на вход од- новибратора 33, выходной сигнал которого через элемент ИЛИ 27 осуществл ет запись в блок 2 пам ти идентификатора данного канала (кода содержимого счетчика 6 адреса) через откры- тьш дл него коммутатор 8. Запись в блок 2 пам ти осуществл етс по адресу , сформированному на счетчике 7 адреса. После записи в блок 2 пам ти идентификатора, в него сигналом с выхода элемента 31 задержки записываетс код нового значени информационного канала через открытый дл него коммутатор 8. Управление коммутатором 8 осуществл етс счетным триггером 19, который измен ет свое состо ние на противоположное по заднему фронту сигнала на выходе элемента ИЛИ 27. Подсчет записанных в блок 2 пам ти информационных слов осуществл етс реверсивным счетчиком 10, который модифицирует свое содержимое по заднему фронту сигнала на выходе
элемента ИЛИ 27. Счетчик 7 адреса модифицирует свое содержимое по заднему фронту сигнала на выходе элемента ИЛИ 29.
Если текущее и предьщущее значение данных информационного канала равны, запись информации в блок 2 пам ти не производитс . После обработки данных последнего информационного канала в данном цикле опроса на выходе переполнени счетчика 6 адреса по витс сигнал, который устанавливает через элемент И 25 триггер 20 в единичное состо ние. При этом на выходе 16 устройства по вл етс низкий уровень сигнала, что свидетельствует о том, что устройство готово к выполнению операции чтени данньк.
Сигналы запроса за данными в ре- жиме чтени поступают на вход 14 устройства и стробируют элементы И 22, 23 блока 12 управлени . Если в предыдущем цикле записи триггер 11 не установлен в единичное состо ние сиг- налом с выхода переполнени счетчика 10, что свидетельствует о том, что минимальным будет объем выходной информации при вьщаче приемнику существенных выборок информационных каналов с их идентификаторами. В этом случае чтение информации производитс из блока 2 пам ти. При этом сигналы запроса с входа 14 через элемент И 22 поступают на вычитан ций вход ревер- сивного счетчика 10 и через элемент ИЛИ 29 на счетный вход счетчика 7 адР
реса. Данные, считьтаемые с блока 2 пам ти по адресу, сформированному на счетчике 7 адреса, поступают через открытый дл них коммутатор 9 на выходы 4 устройства в сопровождении сигнала на выходе элемента 32 задержки , который поступает на выход 17 устройства. Чтение данных из блока 2 пам ти производитс до по влени сигнала на выходе заема реверсивного счетчика 10, который установит через элемент ИЛИ 28 триггер 20 в нулевое состо ние, что свидетельствует об окончании режима чтени . Сигнал с выхода триггера 11 поступает на вход управлени коммутатора 9 и на выход 15 устройства, где Своим уровнем, идентифицирует режим вьщачи информа- ции приемнику.
Если в предьщущем цикле записи триггер 11 установлен в единичное
состо ние сигналом с выхода переполнени счетчика 10, что свидетельствует о том, что минимальным будет объем выходной информации при вьщаче приемнику данных всех информационных каналов этого цикла опроса без их идентификаторов . В этом случае считьтание данных производитс из блока 1 пам ти . Сигналы запроса с входа 14 через элементы И 23, ИЛИ 26 поступают на счетный вход счетчика б адреса. Данные , считанные из блока 1 пам ти по адресу, сформированному на счетчике 6 адреса, поступают через открытый дл них коммутатор 9 на выходы 4 устройства в сопровождении сигнала на выходе 17 устройства. Чтение данных из блока 1 пам ти производитс до по влени на выходе переполнени счетчика 6 адреса сигнала, устанавливающего через элементы И 24, ИЛИ 28 триггер 20 в нулевое состо ние, что свидетельствует об окончании режима чтени .
Claims (2)
1. Устройство дл сопр жени абонентов с ЭВМ, содержащее два блока пам ти, блок сравнени , блок управлени , причем информационный вход первого блока пам ти соединен с первым входом блока сравнени и вл етс входом устройства дл подключени к информационному выходу абонента, при этом выход первого блока пам ти соединен с вторым входом блока сравнени , первый выход блока управлени соединен с входом записи второго блока пам ти, отличающеес тем, что, с целью повышени производительности за счет уменьшени из бы- точности передаваемой информации, в него введены два коммутатора, два счетчика адреса, реверсивный счетчик, триггер, причем вход записи первого блока пам ти соединен с первым входом логического услови блока управлени и вл етс входом устройства дл подключени к выходу записи абонентов, установочный вход первого счетчика адреса соединен с установочным входом блока управлени и вл етс входом устройства дл подключени к устано- ночному выходу ЭВМ, тактовьй вход блока управлени вл етс входом устройства дл подключени к тактовому выходу ЭВМ, выход первого коммутатора
вл етс выходом устройства дл подключени к информационному входу ЭВМ, выход триггера соединен с управл ющим входом первого коммутатора и с вторым входом логического услови блока управлени и вл етс выходом устройства дл подключени к входу логического услови ЭВМ, второй и третий выходы блока управлени вл ютс выходами устройства дл подключени соответственно к входам записи-чтени и стробирующему входу ЭВМ, при этом выход блока сравнени соединен с третьим входом логического услови блока управлени , четвертый выход которого соединен с управл ющим уходом второго коммутатора, первьй информационный вход которого соединен с информационным входом первого блока пам ти, вы- ход которого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом второго блока пам ти , информационный вход которого соединен с выходом второго коммутатора , второй информационный вход которого соединен с адресным входом первого блока пам ти и с информационным выходом первого счетчика адреса, счетньш вход которого соединен с п тым выходом блока управлени , первый выход которого соединен с входом сложени реверсивного счетчика, вход вычитани которого соединен с шестым выходом блока управлени , седьмой выход которого соединен с установочным входом рев.ерсивного счетчика и с ну- левьм входом триггера, единичный вход которого соединен с выходом перепол- нени реверсивного счетчика, выход заема которого соединен с четвертым входом логического услови блока управлени , восьмой и .дев тый выходы которого соединены соответственно со счетным и установочным входами второго счетчика адреса, информационный выход которого соединен с адресным входом второго блока пам ти, выход переполнени первого счетчика адреса соединен с п тым входом логического услови блока управлени .
2. Устройство по П.1, о т л и ч а- ю щ е е с тем, что блок управлени содержит два триггера, п ть элемен- тов И, п ть элементов ИЛИ, два элемента задержки, одновибратор, причем нулевой вход первого триггера соединен с первыми входами первого и второго элементов ШШ и вл етс установочным входом блока управлени , первый вход первого элемента И соединен с первым входом второго элемента И и с входом первого элемента задержки и вл етс тактовым входом блока управлени , первьй вход третьего элемента И соединен с первым входом третьего элемента ИЛИ и вл етс первым входом логического услови блока управлени , второй вход первого элемента И соединен с вторым входом второго элемента И и вл етс вторым входом логического услови блока управлени , вторые входы третьего элемента И и первого элемента ИЛИ вл ютс соответственно третьим и четвертым входами логического услови блока управлени , первьй вход четвертого элемента И соединен с первым входом п того элемента И и ,с вторым входом второго элемента ИЛИ и вл етс п тым входом логического услови блока управлени , выход четвертого элемента ИЛИ соединен с счетным входом первого триггера, с первым входом п того элемента ИЛИ и вл етс первым выходом блока управлени , нулевой выход второго триггера соединен с вторым входом п того элемента И и вл етс , вторым выходом блока управлени , выход первого элемента задержки вл етс третьим выходом блока управлени , выход первого триггера вл етс четвертым выходом блока управлени , выход третьего элемента ИЛИ вл етс п тым вьпсодом блока управлени , выход второго элемента И соединен с вторым входом п того элемента ИЛИ и вл етс шестым выходом блока управлени , выход первого элемента ИЛИ соединен с нулевым входом второго триггера и вл етс седьмым выходом блока управлени , выходы п того и второго элементов ШШ вл ютс соответственно восьмым и дев тым выходами блока управлени , при этом в блоке управлени выход третьего элемента И соединен с входом одновибратора, выход которого соединен с первым входом четвертого элемента ШШ и с входом второго элемента задержки, выход которого соединен с вторым входом четвертого элемента ИЛИ, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, выход п того элемента И соединен с единичным входом
13760918
„О.ОГО .р„гг.ра.«,н ,.ь« i.o« котор - .... ГО соединен с вторьм входом четвертоготретьим вх м
//d/
Фиг.2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864108231A SU1376091A1 (ru) | 1986-06-10 | 1986-06-10 | Устройство дл сопр жени абонентов с ЭВМ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864108231A SU1376091A1 (ru) | 1986-06-10 | 1986-06-10 | Устройство дл сопр жени абонентов с ЭВМ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1376091A1 true SU1376091A1 (ru) | 1988-02-23 |
Family
ID=21253082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864108231A SU1376091A1 (ru) | 1986-06-10 | 1986-06-10 | Устройство дл сопр жени абонентов с ЭВМ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1376091A1 (ru) |
-
1986
- 1986-06-10 SU SU864108231A patent/SU1376091A1/ru active
Non-Patent Citations (1)
Title |
---|
Еремеев И.С. Устройства сжати информации. М.: Энерги , 1980, с«125. Авторское свидетельство СССР № 1144101, кл. G 06 F 13/00, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4694426A (en) | Asynchronous FIFO status circuit | |
SU1376091A1 (ru) | Устройство дл сопр жени абонентов с ЭВМ | |
SU1182534A1 (ru) | Устройство для сопряжения процессора с внешними абонентами | |
SU600926A1 (ru) | Устройство дл записи информации | |
SU1617441A1 (ru) | Логический анализатор | |
SU1179349A1 (ru) | Устройство дл контрол микропрограмм | |
SU1571596A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1481846A1 (ru) | Устройство магнитной записи цифровой информации | |
SU1488815A1 (ru) | Устройство для сопряжения источника и приемника информации | |
SU1257704A1 (ru) | Буферное запоминающее устройство | |
SU1730630A2 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1550525A1 (ru) | Устройство дл сопр жени канала св зи с ЭВМ | |
SU1262494A1 (ru) | Устройство дл управлени обращением к пам ти | |
SU1481854A1 (ru) | Динамическое запоминающее устройство | |
SU1302266A1 (ru) | Последовательное устройство ввода | |
SU1689960A2 (ru) | Устройство дл сопр жени источника информации с процессором | |
SU972588A1 (ru) | Устройство дл управлени записью информации в блок пам ти | |
SU1617446A1 (ru) | Устройство дл выполнени быстрого преобразовани Уолша | |
SU1070554A1 (ru) | Устройство дл организации очереди | |
SU760076A1 (ru) | Устройство для сопряжения1 | |
SU1686451A1 (ru) | Устройство дл сопр жени источника информации с процессором | |
SU1034069A1 (ru) | Буферное запоминающее устройство | |
SU1399821A1 (ru) | Буферное запоминающее устройство | |
SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
SU1513463A2 (ru) | Устройство дл сопр жени электронной вычислительной машины с каналами св зи |