SU1689960A2 - Устройство дл сопр жени источника информации с процессором - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано дл  ввода в процессор цифровой информации в реальном масштабе времени или информации , предварительно записанной на магнитный носитель, и  вл в с  усовершенствованием а. с. № 1571601. Изобретение повышает достоверность работы устройства путем исключени  возможности преждевременного считывани  информации из блока пам ти при одновременном поступлении запросов на запись и чтение из устройства . Достижение цели обеспечиваетс  введением eycTpoflcfeo, содержащее блок пам ти, мультиплексор, счетчики и триггеры записи и чтени , схему сравнени , сумматор , буферный регистр, регистр уставки, два элемента задержки, элемент И и элемент НЕ, третьего элемента задержки. 1 ил.

Description

Изобретение относитс  к вычислительной технике, предназначено дл  ввода цифровой информации в ЭВМ информационных систем реального времени и  вл етс  усовершенствованием устройства по авт. св. № 1571601.

Цель изобретени  - повышение достоверности работы устройства путем исключени  возможности преждевременного считывани  информации из блока пам ти при одновременном поступлении запросов на запись и считывание.

На чертеже представлена блок-схема устройства.

Устройство дл  сопр жени  источника информации с процессором содержит входную информационную шину 1 устройства, блок 2 пам ти, буферный регистр 3, выходную информационную шину 4, мультиплексор 5, счетчики 6 и 7 чтени  и записи,

сумматор 8, схему 9 сравнени , регистр 10 уставки, триггеры 11 и 12 записи и чтени , элемент И 13, элементы (линии) 14 и 15 задержки , элемент НЕ 16, входную шину 17 уставки, выходные шины 18 и 19 готовности, входные шины 20 и 21 записи и чтени , третий элемент (лини ) 22 задержки.

Устройство работает следующим образом .

В исходном состо нии счетчики 6 и 7 и триггер 11 наход тс  в состо нии О, триггер 12 - в состо нии Г. Элемент И 13 заперт логическим О с выхода элемент НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтени . В регистр 10 уставки занесен из процессора дополнительный код глубины заполнени  блока 2 пам ти. На шинах 18 и 19 готовности - логический О.

При поступлении на шину 1 первого информационного слова синхроимпульс его

О 00

ю ю

Оч

о

ю

сопровождени  поступает на шину 20 записи и устанавливает триггер 11 записи в со- сто ние 1. Последний переключает мультиплексор 5 на направление счетчика 7 записи и через вторую линию 15 задержки подает команду записи на управл ющий вход блока 2 пам ти, а затем устанавливает себ  в состо ние О.

Элемент И 13 на врем  операции записи блокируетс  сигналом с инверсного выхода триггера 11 записи. Задний фронт сигнала с пр мого выхода триггера 11 записи поступает на счетный вход счетчика 7 записи и наращивает его состо ние на единицу , подготавлива  следующий адрес записи дл  блока 2 пам ти. Вследствие наличи  разных кодов на входах схемы сравнени  на ее выходе по витс  логический О, который поступит на вход элемента НЕ 16, и последний откроет элемент И 13

Сигнал с выхода третьей линии 22 задержки откроет элемент И 13, логическа  1 с его выхода установит триггер 12 чтени  в состо ние О. Передний фронт с инверсного выхода триггера 12 поступит на вход занесени  буферного регистра 3, и информаци  с выходов блока 2 пам ти перепишетс  в буферный регистр, при этом на первой шине 18 готовности по витс  логическа  1, сообща  процессору о наличии информации в устройстве.

Второе и последующие информационные слова, поступающие на вход устройства числом не более, чем задано в регистре 10 уставки, записываютс  в блок 2 пам ти аналогичным образом.

Так как триггер 12 чтени  находитс  в состо нии О, дальнейшего вывода информации из блока 2 пам ти не произойдет. В этот период процессор, если он свободен от решени  других задач, анализирует состо ние первой шины 18 готовности и в случае наличи  логической 1 на последней снимает информацию с выходных шин 4 буферного регистра 3.

Строб приема информации поступает по шине 21 чтени  на вход триггера 12 и устанавливает последний в состо ние 1, при этом спад сигнала с инверсного выхода триггера поступает на счетный вход счетчика б чтени  и наращивает его состо ние на единицу.

Если в блоке 2 пам ти есть хоть одно слово и в этот момент не идет операци  записи, т.е. триггер 11 находитс  в состо нии О, то сигнал с выхода элемента И 13

сбрасывает в ноль триггер 12 чтени , который тем самым заносит очередное слово с выходов блока 2 пам ти в буферный регистр 3. Начав прием по сигналу с первой шины 18 готовности, процессор может считать всю

информацию из устройства или только ее часть.

В последнем случае при заполнении блока 2 пам ти до уровн , заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код регистра 10, возникает логическа  1, котора  по второй шине 19 готовности поступает в систему прерывани  процессора и вызывает на выполнение программу приема. Последн   считывает всю информацию из устройства до конца.

При съеме последнего слова с буферного регистра 3 код счетчика 6 чтени  совпадает с кодом счетчика 7 записи, и на выходе

схемы 9 сравнени  по витс  сигнал равенства , который своим передним фронтом установит в ноль оба счетчика и через элемент НЕ 16 заблокирует элемент И 13. Триггер 12 чтени  остаетс  в состо нии 1, шины готовности - в состо нии О,

Однопол рна  лини  22 задержки позвол ет заблокировать цепь операции чтени  сразу по поступлении синхроимпульса записи и разблокировать позже окончани 

операции записи, когда на адресных входах блока 2 пам ти достаточное врем  присутствует код счетчика чтени . Тем самым исключаетс  возможность преждевременного считывани  и искажени  информации при

любых временных соотношени х запросов на запись и считывание из устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  источника информации с процессором по авт. св. № 1571601, о т л и ч а ю ще ее   тем, что, с целью повышени  достоверности работы устройства, в него введен третий элемент

   задержки, причем третий вход элемента И соединен через третий элемент задержки с инверсным выходом триггера записи.