SU1658162A2 - Устройство дл сопр жени источника информации с процессором - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  ввода информации в систему обработки в реальном масштабе времени. Цель изобретени  - повышение надежности за счет исключени  потерь информации при полной загрузке блока пам ти устройства. Устройство содержит блок пам ти, буферный регистр , мультиплексор, счетчики записи и чтени , сумматор, схему сравнени , триггеры записи и чтени , три элемента И, два элемента задержки, элемент НЕ, два элемента И-НЕ. 1 ил.

Description

Изобретение относитс  к вычислительной технике, может быть использовано дл  ввода цифровой информации в систему обработки данных в реальном масштабе времени и  вл етс  усовершенствованием изобретени  по авт. св. № 1571601.

Цель изобретени  - повышение надежности за счет исключени  потерь информации при полной загрузке блока пам ти устройства.

На чертеже изображена функциональна  схема устройства.

Устройство ввода информации содержит информационные входы устройства 1, блок 2 пам ти, буферный регистр 3, выходные шины 4, мультиплекстор 5, счетчик 6 чтени , счетчик 7 записи, сумматор 8, схему 9 сравнени , регистр 10 уставки, триггер 11 записи, триггер 12 чтени , элемент И 13, элементы 14 и 15 задержки, элемент НЕ 16, входную шину 17, шины 18 и 19 готовности, шину 20 чтени , шину 21 записи, триггер слежени  22, элемент И-НЕ 23, элемент И 24 и элемент И 25.

Устройство работает следующим образом .

В исходном состо нии счетчики 6 и 7, триггеры 11 и 22 наход тс  в состо нии 0м, триггер 12 - в состо нии 1. Элемент И 13 заперт логическим нулем с выхода элемента НЕ 16. Мультиплексор 5 подключен на направлении счетчика 6 чтени . В регистр 10 уставки занесен из процессора дополнительный код глубины заполнени  блока 2 пам ти. На шинах 18 и 19 готовности - логический нуль. Втора  шина 19 готовности включена в систему прерываний процессора .

При поступлении на вход устройства первого информационного слова, синхроимпульс его сопровождени  поступает на шину 20 записи и через открытый элемент И 25 устанавливает триггер 11 записи в состо ние 1. Последний переключает мультиплексор 5 на направление счетчика 7 записи и через второй элемент 15 задержки подает команду записи на управл ющий вход блока 2 пам ти, а затем сбрасываетс  в исходное

fe

сл

00

а

М

N3

состо ние О. Элемент И 13, наход щийс  в цепи чтени , на врем  операции записи блокируетс  сигналом с инверсного выхода триггера 11 записи. Задний фронт сигнала с пр мого выхода триггера 11 поступает на счетный вход счетчика 7 записи и наращивает его состо ние на единицу, подготавлива  тем самым следующий адрес дл  блока 2 пам ти. Вследствие увеличени  кода счетчика 7 записи на выходе Больше по вл етс  логическа  1. а на выходе Равно логический О, который заблокирует элементы И-НЕ 23 и И 24. Сигнал логического нул  с выхода последнего, поступив на вход элемента НЕ 16 логической единицы с его выхода, открывает элемент И 13 и сигнал с выхода последнего устанавливает триггер 12 чтени  в ноль. Передний фронт с инверсного выхода триггера 12 поступает па вход занесени  буферного регистра 3 и информаци  из блока 2 пам ти переписываетс  в буферный регистр, при этом на первой шине 18 готовности по вл етс  логическа  единица, сообща  процессору о наличии информации в устройстве. Второе и последующие информационные слова, поступившие на вход устройства числом не более, чем задано в регистре 10 уставки, будут обработаны аналогичным образом. В этот период процессор, если он освоПодил- с  от решени  других задач, анализирует состо ние первой шины 18 гоговносш. и в случае наличи  логической едницы на последней , снимает информацию с выходных шич 4 буферного регистра 3. Строб приема информации в процессор поступает по шине 21 чтени  на S - вход триггера 12 чтени  и устанавливает его в состо ние 1. При этом сигнал с инверсного выхода триггера 12 поступает на счетный вход счетчика 6 чтени  и наращивает его состо ние на единицу , Пр мой выход триггера чтени  через первый элемент 14 задержки выставл ет запрос на вывод очередного слоьа из блока 2 пам ти в буферный регистр 3. Если в блоке пам ти есть хоть одно слово и в этот момент не идет операци  записи, то сигна с выхода элемента И 13 сбрасывает в ноль триггер 12 чтени , который тем самым заноси: очередное слово в буферный регистр и выставл ет сигнал на первой шине 18 готовности. Процессор может прин ть всю информацию, накопившуюс  в блоке пам ти устройства или только часть ее, если в этот момент дл  процессора по вилась более важна  задача . В последнем случае при заполнении блока 2 пам ти до уровн , заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, занесенный в регистр, возникает логическа  единица. Последн   по второй шине 19 готовности поступает в систему прерываний процессора и вызывает на выполнение программу приема из устройства, котора  как было выше описано считывает всю информацию из устройства до конца.

При съеме последнего слова с буферного регистра 3 код счетчика 6 чтени  догонит

код счетчика 7 записи и сравн етс  с ним, в результате на выходе Больше схемы 9 сравнени  по витс  логический ноль, а на выходе Равно логическа  единица, котора  откроет элементы И-НЕ 23, И 24. Логическа  единица с инверсного выхода триггера 22 слежени  по вл етс  на выходе члемантз И 24 и устанавливает устройство в исходное состо ние. При полном заполнении блока 2 пам ти :сод счетчика 7 записи

догонит код счетчика б чтени  и сравн етс  с ним, однако а этом случае сброса устройства не произойдет, так как триггер 22 слежени , установленный до равенства, ситном с выхода схемы 9 сравнени 

Меньше в состо ние 1, включит элемент И-НЕ 23. Логический ноль с выхода последнего заблокирует элемент И 25 и запись в устройство прекратитьс .

Устройство позволит предотвратить

сОоос устройства в исходное состо ние при полном заполнении блока пам ти устройст- зэ и тем самым исключить потери информации .

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  источника

   информации с процессором по авт. св. № 1571601, отличающеес  тем, что, с целью повышени  надежности за счет исключени  потерь информации, в него введены триггер слежени , второй и третий элементы И, элемент И-НЕ, причем установочный вход триггера слежени  соединен с выходом Меньше схемы сравнени , вход сброса триггера слежени  соединен с выходом Больше схемы сравнени , пр мой выход триггера слежени  соединен с первым входом элемента И-НЕ, второй вход которого и первый вход второго элемента И соединены с выходом Равно схемы сравнени ,

   агорой вход второго элемента И соединен с инверсным выходом триггера слежени , выход второго элемента И соединен с входами с/)роса счетчиков записи и чтени  и входом элемента НЕ, выход элемента И-НЕ соедине-1 с первым входом третьего элемента И, второй вход которого соединен с входной шиной записи устройства, выход третьего элемента И соединен с установочным входом триггера записи

   Р

   18