SU1658165A1 - Устройство дл сопр жени источника информации с процессором - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  сопр жени  процессора с различными источниками информации, например телеметрическими станци ми, цифровыми датчиками и т. п., в основном дл  работы в реальном режиме времени. Цель изобретени  - повышение быстродействи  устройства путем параллельного выполнени  микроопераций при записи. Цель достигаетс  тем, что в устройство , содержащее блок пам ти, мультиплексор , счетчики и триггеры записи и чтени , буферный регистр, сумматор, регистр уставки , схему сравнени , два элемента задержки , элемент И и элемент НЕ, введен регистр адреса. 1 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  ввода цифровой информации в процессоры информационных систем реального времени,

Целью изобретени   вл етс  повышение быстродействи  устройства.

На чертеже представлена функциональна  схема устройства, содержащего информационный вход 1 устройства, блок 2 пам ти, буферный регистр 3, информационный выход 4, мультиплексор 5, счетчики чтени  6 и записи 7, сумматор 8, схему 9 сравнени , регистр 10 уставки, триггеры записи 11 и чтени  12, элемент И 13, второй 14 и первый 15 элементы (линии) задержки, элемент НЕ 16, вход 17 задани  глубины заполнени  пам ти, выходы (шины) 18 и 19 готовности, входы (шины) 20 и 21 синхронизации записи и чтени  и регистр 22 адреса.

Устройство работает следующим образом .

В исходном состо нии счетчики 6 и 7, триггер 11 и регистр 22 наход тс  в состо нии О, триггер 12 - в состо нии 1. Элемент И 13 заперт логическим нулем с выхода элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтени . В регистр 10 уставки занесен из процессора дополнительный код глубины заполнени  блока 2 пам ти. На шинах 18 и 19 готовности присутствует логический О.

Шина 19 готовности включена в систему прерываний процессора. При поступлении на вход 1 устройства первого информационного слова синхроимпульс его сопровождени  поступает на шину 20 и устанавливает триггер 11 записи в состо ние 1. Последний переключает мультиплексор 5 на направление счетчика 7 записи и через линию 15 задержки подает команду записи на управл ющий вход блока 2 пам ти, а затем сбрасываетс  в исходное состо ние О. Одновременно передний фронт сигнала с пр 4V

Ј

о

CJ

а

а а

мого выхода триггера 11 поступает на счетный вход счетчика 7 записи и наращивает его состо ние на 1. Задний фронт того же сигнала заносит новое состо ние счетчика 7 записи в регистр 22. К моменту занесени  нового состо ни  счетчика 7 записи в регистр 22 адреса заканчиваетс  и переходный процесс в сумматоре 8. Таким образом, врем  операции ззлиси состоит из времени установки триггера 11 в состо ние 1, времени переключени  MV/H типле: сора 5, времени записи ь 2 пам ти куда входит и врем  установки триггера 11 записи в сос О- оние О. Одновременно с переходным процессом в сумматоре 8 заканчиваетс  и переходный процесс в схеме 9 сравнени  -i на ее выхода вследствие того, что код счетчика 7 записи стал больше кода счетчика 6 чтени , по вл етс  логический С и поступа  на вход элемента Н Е 16. Сигнал с выхода последнего открывает элемент И 13, з сигнал с инверсного выхода триггера 11, одновременно или чуть позже, разблокирует элемент И 13.

В результате логическа  единица с выхода элемента И 13 поступает на вход сброса триггера 1 чтени  и устанавливает эго   О, при JTOM передний фронт сигнал с инверсного выхода триггера 12 поступает на вход занесени  буферного ре(истра 3 и информаци  из блока 2 пам ти переписываетс  в буферный регистр. На шине 18 готовности , котора  св зана с инверсным выходом триггера 12 чтений, по вл -мс  логическа  1, сообща  процессору о наличии информации в устройстве.

Второе и последующие информационные слова, поступившие на вход устройства числом не более, чем задано в регистре 10 уставки, записываютс  в блок 2 пам ти анч- логично.

В этот период процессор, если он свободен от решени  других задач, анализирует состо ние первой шины 18 готовности и в случае наличи  логической I на последней снимает информацию с выхода 4. Строб приема информации в процессор поступает по шине 21 на вход триггера 12 чтени  и устанавливает его в состо ние 1 . Спад сигнала с инверсного выхода триггера 12 поступает на счетный вход счетчика 6 чтени  и наращивает его состо ние на 1. Пр мой выход триггера 12 чтени  через линию 14 задержки выставл ет запрос на выход очередного слова из блока 2 пам ти в буферный регистр 3. Если в блоке 2 пам ти есть информаци  и в этот момент не идет операци  записи, то сигнал с выхода элемента И 13 сбрасывает в О триггер 12, который тем самым заноси г очередное слово о буферный

регистр 3 и выставл ет сигнал на шине 18 готовности. Процессор может прин ть всю информацию, накопившуюс  в блоке 2 пам ти , или только ее часть. В последнем случае при заполнении блока 2 пам ти до уровн , заданного в регистре 10 уставки, на нылодг- переноса сумматора 8 возникает ло- гическа  1 котора  по второй шине 19 готовности поступает в систему прерыва0 ний процессора и вызывает на выполнение программу приема. Последн   считывает всю информацию из устройства до конца.

При сьеме последнего слова с выхода 4 устройства код счетчика 6 чтени  СОВПЯЛЯРТ

5 с кодом счетчика 7 запаси и на выходе схемы 0 срнрн ни  по вл етс  сигнал равенства , который своим передним фронтом устэнавличает оба счетчика и регистр 22 в О1 и через элемент НЕ 16 блокирует эле0 мент И 11 Триггер 12 чтени  остаетс  при и состо нии 1, а перва  шина 18 готовности в состо нии О.

Claims (1)

1. Формула изобретени  Устройство дл  сопр жени  источника

   5 информации с процессором, содержащее блок пам ти, выход которого соединен с информационным  ходом буферного регистра выход которого  вл етс  информационным выходом устройства,

   0 с чтени , выход которого подключен первым информационным входам схемы сравнени  и мультиплексора, счетчик записи , еыход которою соединен с вторым информационным входом схемы сравнени  и

   5 .шрвым информационным входом сумматора , вторым информационным входом соединенного с выходом регистра уставки, вход которого  вл етс  входом задани  глубины заполнени  пам ти устройства, триггер чте0 ни  триггер записи, элемент И, элемент НЕ и два элемента задержки, причем инверсной РЫХОД триггера записи соединен с первом входом элемента И, первым управл ющим входом мультиплексора и че5 поз первый элемент задержки - с входом сброса триггера записи и управл ющим входом блока пам ти, информационный вход которого  вл етс  информационным входом устройства, а вход адреса - соединен с

   0 выходом мультиплексора, вторым управл ющим входом подключенного к пр мому выходу триггера записи и счетному входу счетчика записи вход сброса которого соединен с выходом схемы сравнени , входом

   5 сброса счетчика чтени  и через элемент НЕ с вторым входом элемента И, третьим входом и выходом подключенного соответст венно к выходу второго элемента задержки и рхсду сброс 1 тричера чтени , пр мой вы ход которого соединен с входом второго

   элемента задержки, а инверсный выход  вл етс  первым выходом готовности устройства и соединен с синхровходом буферного регистра и счетным входом счетчика чтени , установочные входы триггера записи и триггера чтени   вл ютс  соответственно входами синхронизации записи и чтени  устройства, выход сумматора  вл етс  вторым выходом готовности устройства , отличающеес  тем, что, с

   целью повышени  быстродействи  устройства , в него введен регистр адреса, причем информационный вход регистра адреса соединен с выходом счетчика записи, вход сброса и синхровход регистра адреса соединены соответственно с выходом схемы сравнени  и пр мым выходом триггера записи, выход регистра записи подключен к второму информационному входу мультиплексора .