SU1767501A1 - Устройство дл сопр жени источника информации с процессором - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено в первую очередь дл  ввода цифровой телеметрической информации в процессор информационно- управл ющих систем, но может быть использовано также и дл  ввода информации, предварительно записанной на носитель, в процессор системы обработки. Цель изобретени  - повышение достоверности работы устройства за исключени  потерь вводимых данных при считывании дополнительной информации. Устройство содержит блок пам ти, мультиплексор, счетчики и триггеры записи и считывани , два буферных регистра, сумматор, регистр уставки, схему сравнени , три элемента И, две линии задержки, инвертор, триггер выбора информации , две шины готовности, шину выбора информации. 1 ил.

Description

(Л

С

Изобретение относитс  к вычислительной технике и предназначено дл  ввода цифровой информации в процессор информационно-управл ющих систем реального времени.

Известно устройство дл  сопр жени  источника информации с процессором, содержащее блок пам ти буферный регистр, регистр уставки, сумматор, схему сравнени , счетчики и триггеры записи и чтени , две линии задержки, элементы И, НЕ 1. Данное устройство обеспечивает накопление в блоке пам ти заданного объема информации , оповещение процессора о моментах начала и конца заполнени  блока пам ти, а также пословный и поблочный ввод информации R процессор.

Недостатком данного устройства  вл етс  то, что процессор не имеет доступа к информации о текущем заполнении блока

пам ти и, следовательно, не может эффективно вести вычислительный процесс.

Наиболее близким по технической сущности к з а вл Ъмому стр6%УвуТТвл  етс  техническое решение, описанное в авт. св. № 1689958. В дополнение к вышеописанному основному изобретению устройство содержит второй буферный регистр, информационные входы которого подключены к выходам сумматора, выходы - к входным шинам интерфейса процессора а вход занесени  информации - к выходу второй линии задержки, второй и третий элементы И и триггер выбора информации, к R-входу которого подключена шина выбора, S-вхо- ду - шина чтени  и вторые входы вгороги и третьего элементов И, Пр мой выход триггера выбора информации соединен с первым входом второго элемента И, а инверсный - с первым входом третьего элеVI

О

сл о

мента И. Выходы второго и третьего элементов И соединены с входами разрешени  первого и второго буферных регистров соответственно . В исходном состо нии триггер выбора информации находитс  в состо нии 1, разреша  прохождение синхроимпульсов чтени  на вход разрешени  первого буферного регистра. При сбросе этого триггера данна  цепь блокируетс  и открываетс  друга  дл  прохождени  синхроимпульса чтени  на вход разрешени  второго буферного регистра. Возврат триггера в исходное состо ние происходит по заднему фронту синхроимпульса. Таким образом, по получении команды на смену вида информации устройство обеспечивает однократную выдачу на входные шины интерфейса процессора вместо вводимых данных дополнительной информации о текущем заполнении блока пам ти устройства .

Однако при считывании дополнительной информации с второго буферного регистра происходит установка в 1 триггера чтени  и соответственно в первый буферный регистр выводитс  очередное слово данных, при этом предыдущее еще не считанное процессором слово данных пропадает . Это происходит вследствие сохранени  возможности поступлени  на S- вход триггера чтени  синхроимпульса при сброшенном триггере выбора информации.

Цель изобретени  - повышение достоверности работы устройства за счет исключени  потерь вводимых данных при считывании дополнительной информации.

Поставленна  цель достигаетс  тем, что в устройстве сопр жени  источника информации с процессором, содержащем блок пам ти , информационные входы которого соединены с входными шинами устройства, адресные входы - с выходами мультиплексора , а вход управлени  -с входом установки в ноль триггера записи, входом занесени  второго буферного регистра и выходом второй линии задержки, вход которой св зан с первым входом первого элемента И и инверсным выходом триггера записи, выходы блока пам ти подключены к информационным входам первого буферного регистра, вход занесени  которого св зан со счетным входом счетчика чтени , первой шиной готовности и инверсным выходом триггера чтени , пр мой выход которого через первую линию задержки св зан с вторым входом первого элемента И, выход которого подключен к R-входу триггера чтени , шина записи св зана с S-входом триггера записи, пр мой выход которого св зан Со счетным входом счетчика записи, кроме

того, выходы триггера записи подключены к управл ющим входам мультиплексора, а выходы счетчика чтени  - к первым входам мультиплексора и схемы сравнени , выходы

счетчика записи соединены с вторыми входами мультиплексора, схемы сравнени  и сумматора, первые входы которого св заны с выходами регистра уставки, а выходы - с информационными входами второго буфер0 ного регистра, причем выход переноса сумматора подключен к второй шине готовности, а входы регистра уставки - к выходным шинам интерфейса процессора, кроме того, выход схемы сравнени  св зан

5 с входами уставки в ноль обоих счетчиков и входом элемента НЕ, выход которого соединен с третьим входом первого элемента И, R-вход триггера выбора св зан с шиной выбора , S-вход последнего - с вторыми входа0 ми второго и третьего элементов И, первые входы которых св заны с пр мым и инверсным выходами того же триггера соответственно , а выходы - с входами разрешени  соответственно первого и второго буфер5 ных регистров, выходы которых объединены поразр дно и подключены к входным шинам интерфейса процессора, выход второго элемента И соединен с S-входом триггера чтени , а R-вход триггера выбора информа0 ции - с шиной чтени .

В св зи с отсутствием в известных технических решени х признаков, сходных с признаками, отличающими за вл емое устройство от прототипа, за вл емое решение

5 соответствует критерию существенные отличи .

На чертеже изображена функциональна  схема предложенного устройств.

Устройство содержит информационные

0 входы 1, блок 2 пам ти, первый буферный регистр 3, выходные шины 4 мультиплексор 5, счетчик 6 чтени , счетчик 7 записи, сумматор 8, схему 9 сравнени , регистр 10 уставки , триггер 11 записи, триггер 12 чтени ,

5 первый элемент И 13, первую 14 и вторую 15 линии (элементы) задержки, элемент НЕ 16, входные шины 17, первую 18 и вторую 19 шины готовности, шины записи 20, чтени  21. второй буферный регистр 22, выходные

0 шины 23, триггер 24 выбора информации, второй 25 и третий 26 элементы, шины 27 выбора.

Буферные регистра 3 и 22 имеют трех- стабильные выходы. Лини  14 обеспечивает

5 задержку при переходе сигнала с О в 1, а лини  15-от 1 к О.

Информационные входы 1 соединены с информационными входами блока 2 пам ти, адресные входы которого св заны с выхода- ми мультиплексора 5, а выходы - о информационными входами первого буферного регистра 3. Выходные шины буферных регистров 3 и 22 объединены поразр дно и подключены к входным шинам интерфейса процессора. Входы управлени  подключением выходов буферных регистров 3 и 22 подключены к выходам второго 25 и третьего 26 элементов И соответственно. Первые информационные входы мультиплексора 5 соединены с первыми входами схемы 9 сравнени  и выходами счетчика 6 чтени . Выход схемы 9 сравнени  подключен к входам установи в ноль счетчиков 6, 7 и к входу элемента НЕ 16, выход которого подключен к третьему входу элемента И 13. Вторые информационные входы мультиплексора 5 соединены с вторыми входами схемы 9 сравнени , сумматора 8 и выходами счетчика 7 записи. Первые входы сумматора 8 подключены к выходам регистра 10 уставки, входы последнего через входные шины 17 подключены к выходным шинам интерфейса процессора. Выходы сумматора 8 соединены с информационными входами второго буферного регистра 22, причем выход переноса сумматора подключен к второй шине 19 готовности. S-вход триггера 11 записи св зан с шиной 20 записи устройства. Выходы триггера 11 соединены с управл ющими входами мультиплексора 5, причем пр мой выход триггера 11 соединен также со счетным входом счетчика 7 записи, а инверсный-с первым входом первого элемента И 13 и через вторую линию 15 задержки подключен к управл ющему входу блока 2 пам ти, входу занесени  второго буферного регистра 22 и R-входу триггера 11 записи. S-вход триггера 12 чтени  соединен с выходом второго элемента И 25, S-вход триггера 24 выбора информации св зан с вторыми входами элементов И 25, 26 и шиной 21. Пр мой выход триггера 12 чтени  через линию 14 задержки соединен с вторым входом первого элемента И 13, выход которого подключен к R-входу триггера 12, инверсный выход последнего подключен к первой шине 18 готовности, входу занесени  первого буферного регистра 3, счетному входу счетчика 6 чтени . Пр мой выход триггера 24 соединен с первым входом второго элемента И 25, инверсный-с первым входомтреть- его элемента И 26, а R-вход - с шиной 27 выбора.

Устройство работает следующим образом .

В исходном состо нии счетчики 6 и 7 и триггер 11 наход тс  в состо нии О, триггеры 12 и 24 - в состо нии 1, выходы регистров 3, 22 наход тс  в третьем состо нии , т. е. отключены от шин интерфейса

процессора. Логический элемент И 13 заперт логическим нулем с элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтени . В регистр 10 уставки

занесен из процессора дополнительный код глубины заполнени  блока 2 пам ти. На шинах 18 и 19 готовности логический ноль. Втора  шина 19 готовности включена в систему прерывани  процессора.

0 При поступлении на вход устройства 1 первого информационного слова синхроимпульс его сопровождени  поступает на шину 20 записи устройства и устанавливает триггер 11 записи в состо ние 1. Триггер

5 11 переключает мультиплексор 5 на направление счетчика 7 записи и через вторую линию 15 задержки подает команду записи на управл ющий вход блока 2 пам ти, а затем устанавливает себ  (триггер 11) в исходное

0 состо ние О. Элемент И 13, наход щийс  в цепи чтени , на врем  операции записи блокируетс  сигналом с инверсного выхода триггера 11 записи. Задний фронт сигнала с пр мого выхода триггера 11 поступает на

5 счетный вход счетчика 7 записи, наращивает его состо ние на единицу, подготавлива  тем самым следующий адрес. Передний фронт сигнала с инверсного выхода триггера 11 через линию 15 задержки поступает на

0 вход занесени  регистра 22 и тем самым в регистр с выхода сумматора 8 переписываетс  код числа свободных  чеек в блок 2 пам ти. Вследствие наличи  разных кодов на входах схемы 9 сравнени  на ее выходе

5 по витс  логический ноль, который через элемент 16 НЕ откроет элемент И 13, сигнал с выхода последнего установит в ноль триггер 12 чтени . Передний фронт сигнала с инверсного выхода триггера 12 чтени  по0 ступит на вход занесени  буферного регистра 3 и информаци  из блока 2 пам ти перепишетс  в регистр 3, при этом на первой шине 18 готовности по витс  логическа  единица, сообща  процессору о

5 наличии информации в устройстве. Второе и последующие информационные слова, поступающие на вход устройства, числом не более, чем задано в регистре 10 уставки, будут обработаны устройством аналогич0 ным образом. В этот период процессор, если он освободилс  от решени  других задач, анализирует состо ние первой шины 18 готовности и в случае наличи  логической единицы на последней процессор выдает по

5 шине 21 чтени  импульс приема, который устанавливает триггер 12 чтени  в состо ние 1, а состо ние 1 триггера 24 подтверждает , при этом импульс проходит через открытый логической единицей с пр мого выхода триггера 24 элемент И 25 на

S-вход триггера 12 и на управл ющий вход регистра 3, подключа  последний на врем  действи  импульса к входным шинам интерфейса процессора, который считываете них информацию. Пр мой выход триггера 12 чтени  через первую линию 14 задержки выставл ет запрос на выход очередного слова из блока 2 пам ти в буферный регистр 3, а инверсный выход триггера 12 передним фронтом сигнала модифицирует счетчик 6. Если в блоке 2 пам ти есть хоть одно слово и в этот момент не идет операци  записи, т. е. триггер 11 записи находитс  в состо нии О, то сигнал с выхода элемента И 13 сбрасывает в ноль триггер 12 чтени , который тем самым заносит очередное слово из блока 2 пам ти в буферный регистр 3.

При съеме последнего слова с буферного регистра 3 код счетчика 6 чтени  совпадает с кодом счетчика 7 записи и на выходе схемы 9 сравнени  по витс  сигнал равенства , который своим передним фронтом установит в ноль счетчики 6 и 7 и через элемент НЕ 16 заблокирует элемент И 13. Триггер 12 чтени  останетс  в состо нии 1, а перва  шина 18 готовности - в состо нии О.

Если процессор зан т решением других задач и не анализирует состо ние первой шины 18 готовности, то при заполнении блока 2 пам ти до уровн , заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, хран щийс  в регистре 10 уставки, возникает логическа  единица, котора  по второй шине 19 готовности поступает в систему прерываний процессора и вызывает на выполнение программу приема из устройства . Последн  , как было описано выше , считывает информацию из устройства до конца. Если процессору необходимо знать, через какой интервал времени заполнитс  блок 2 пам ти устройства и по витс  сигнал прерывани , что необходимо перед запуском программы, прерывание которой запрещено, то процессор выдает импульс по шине 27 выбора и устанавливает триггер 24 в состо ние О, логическа  единица с инверсного выхода триггера 24 открывает элемент И 26, а логический ноль с пр мого выхода триггера 24 блокирует элемент И 25. Таким образом, при поступлении на шину 21 импульса приема к входным шинам интерфейса процессора будет подключен второй буферный регистр 22 и в процессор поступит код числа свободных  чеек блока 2 пам ти устройства.

При этом вследствие блокировки элемента И 25 исключаетс  возможность поступлени  синхроимпульса приема на

S-вход триггера чтени  и вывода очередного слова данных в первый буферный регистр, в котором хранитс  предыдущее еще не считанное процессором слово данных. Применение данного технического решени  позвол ет исключить потери вводимых данных при считывании дополнительной информации.

Ф о р м у л а и з о б р е т е н и  

Устройство дл  сопр жени  источника информации с процессором, содержащее триггер записи и триггер чтени , пр мые выходы которых соединены соответственно

со счетным входом счетчика записи и входом первого элемента задержки, схему сравнени  и мультиплексор, первые информационные входы которых соединены с выходом счетчика чтени , счетным входом

соединенного с инверсным выходом триггера чтени , первой выходной шиной готовности устройства и входом занесени  первого буферного регистра, элемент НЕ, второй буферный регистр, сумматор, регистр уставки,

блок пам ти, три элемента И и триггер выбора информации, входы сброса и установи которого соединены соответственно с входными шинами выбора информации и чтени  устройства, выходы первого и второго буфарных регистров образуют выходную информационную шину устройства, а их информационные входы подключены соответственно к выходу блока пам ти и информационному выходу сумматора, выход

переноса которого  вл етс  второй выходной шиной готовности устройства, вторые информационные входы схемы сравнени  и мультиплексора соединены с выходом счетчика записи и первым информационным

входом сумматора, вторым информационным входом соединенного через регистр уставки с входной шиной задани  глубины заполнени  пам ти, адресный и информационный входы блока пам ти соединены соответственно с выходом мультиплексора и входной информационной шиной устройства , вход сброса триггера чтени  соединен с выходом первого элемента И, первый, второй и третий входы которого подключены

соответственно к инверсному выходу триггера записи и выходам первого элемента задержки и элемента НЕ, входом соединенного с выходом схемы сравнени  и входами сброса счетчиков чтени  и записи, вход занесени  второго буферного регистра соединен с управл ющим входом блока пам ти, входом сброса триггера записи и через второй элемент задержки с инверсным выходом триггера записи, пр мой и инверсный выходы которого подключены к управл ющим входам мультиплексора, а установочный вход - к входной шине записи устройства , разрешающие входы первого и второго буферных регистров соединены соответственно с выходами второго и третьего элементов И, первые входы которых подключены к входной шине чтени , а вторые входы - соответственно к пр мому и инверсному выходам триггера выбора информации , отличающеес  тем, что, с целью повышени  достоверности работы устройства за счет исключени  потерь вводимых данных при считывании дополнительной информации, в устройстве установочный вход триггера чтени  соединен с выходом второго элемента И,

Claims (1)

1. Формула изобретения

   Устройство для сопряжения источника информации с процессором, содержащее триггер записи и триггер чтения, прямые выходы которых соединены соответственно со счетным входом счетчика записи и входом первого элемента задержки, схему сравнения и мультиплексор, первые информационные входы которых соединены с выходом счетчика чтения, счетным входом соединенного с инверсным выходом триггера чтения, первой выходной шиной готовности устройства и входом занесения первого буферного регистра, элемент НЕ, второй буферный регистр, сумматор, регистр уставки, блок памяти, три элемента И и триггер выбора информации, входы сброса и установи которого соединены соответственно с входными шинами выбора информации и чтения устройства, выходы первого и второго буферных регистров образуют выходную информационную шину устройства, а их информационные входы подключены соответственно к выходу блока памяти и информационному выходу сумматора, выход переноса которого является второй выходной шиной готовности устройства, вторые информационные входы схемы сравнения и мультиплексора соединены с выходом счетчика записи и первым информационным входом сумматора, вторым информационным входом соединенного через регистр уставки с входной шиной задания глубины заполнения памяти, адресный и информационный входы блока памяти соединены соответственно с выходом мультиплексора и входной информационной шиной устройства, вход сброса триггера чтения соединен с выходом первого элемента И, первый, второй и третий входы которого подключены соответственно к инверсному выходу триггера записи и выходам первого элемента задержки и элемента НЕ, входом соединенного с выходом схемы сравнения и входами сброса счетчиков чтения и записи, вход занесения второго буферного регистра соединен с управляющим входом блока памяти, входом сброса триггера записи и через второй элемент задержки с инверсным выходом триггера записи, прямой и инверсный выходы которого подключены к управляю9 щим входам мультиплексора, а установочный вход - к вхсдной шине записи устройства, разрешающие входы первого и второго буферных регистров соединены соответственно с выходами второго и третьего 5 элементов И, первые входы которых подключены к входной шине чтения, а вторые входы - соответственно к прямому и инвер сному выходам триггера выбора информации, отличающееся тем, что, с целью повышения достоверности работы устройства за счет исключения потерь вводимых данных при считывании дополнительной информации, в устройстве установочный вход триггера чтения соединен с выходом второго элемента И.