JP2604482B2 - Ｆｉｆｏレジスタ - Google Patents
ＦｉｆｏレジスタInfo
- Publication number
- JP2604482B2 JP2604482B2 JP2126212A JP12621290A JP2604482B2 JP 2604482 B2 JP2604482 B2 JP 2604482B2 JP 2126212 A JP2126212 A JP 2126212A JP 12621290 A JP12621290 A JP 12621290A JP 2604482 B2 JP2604482 B2 JP 2604482B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- read
- control circuit
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Communication Control (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はFIFOレジスタに関し、特にメモリ使用状態通
知機能を持つFIFOレジスタに関する。
知機能を持つFIFOレジスタに関する。
従来のFIFOレジスタは、メモリ使用状態通知として、
内部メモリ容量をすべて使用した状態を通知するオーバ
ーフロー出力信号と、メモリをまったく使用していない
状態を通知するエンプティー出力信号とを有したものが
ほとんどであり、一部のものにメモリ容量の中間まで使
用した状態を通知するハーフフル出力信号を持つものが
あった。
内部メモリ容量をすべて使用した状態を通知するオーバ
ーフロー出力信号と、メモリをまったく使用していない
状態を通知するエンプティー出力信号とを有したものが
ほとんどであり、一部のものにメモリ容量の中間まで使
用した状態を通知するハーフフル出力信号を持つものが
あった。
上述した従来のFIFOレジスタではメモリの使用状態が
オーバーフローとエンプティーにハーフフルの状態しか
示すことができないため、完全にオーバーフロー状態に
なること、あるいは完全に空状態になることを事前に知
り、オーバーフロー防止およびエンプティー防止を行い
たい場合には、外部に専用の制御回路を設けなければな
らず機器実装面積も増大し経済的負担も大きくなるとい
う問題点がある。また、数ビットあるいは数バイトの単
位で意味を持つデータの入力及び出力を行わなければな
らない場合には、１単位分のメモリ空き容量があるかな
いか、および１単位分のデータが既に蓄積されているか
否か等の情報を必要とし、このため、新たに１単位分の
データを認識する回路を設けなければならないので前述
と同一の問題点がある。
オーバーフローとエンプティーにハーフフルの状態しか
示すことができないため、完全にオーバーフロー状態に
なること、あるいは完全に空状態になることを事前に知
り、オーバーフロー防止およびエンプティー防止を行い
たい場合には、外部に専用の制御回路を設けなければな
らず機器実装面積も増大し経済的負担も大きくなるとい
う問題点がある。また、数ビットあるいは数バイトの単
位で意味を持つデータの入力及び出力を行わなければな
らない場合には、１単位分のメモリ空き容量があるかな
いか、および１単位分のデータが既に蓄積されているか
否か等の情報を必要とし、このため、新たに１単位分の
データを認識する回路を設けなければならないので前述
と同一の問題点がある。
本発明の目的は、機器実装面積を増加せず、組込みと
することによりコストも低減させた、予め外部から任意
に定める複数の閾値での警報を出力できるFIFOレジスタ
を提供することにある。
することによりコストも低減させた、予め外部から任意
に定める複数の閾値での警報を出力できるFIFOレジスタ
を提供することにある。
本発明のFIFOレジスタは、書き込みポートおよび読み
出しポートを持つデュアルポートRAMと、前記デュアル
ポートRAMへのデータの書き込み時にアドレスを制御す
る書き込み制御回路と、前記デュアルポートRAMからの
データの読み出し時に読み出しアドレスを制御する読み
出し制御回路と、前記書き込み制御回路の最新アドレス
と前記読み出し制御回路の最新アドレスとを比較し結果
を出力するアドレス比較回路とを有するFIFOレジスタに
おいて、保有データ量検出閾値として外部から入力設定
するそれぞれが任意の値を保持する２つの保持回路と、
前記アドレス比較回路の出力する前記デュアルポートRA
M内の保有データ量と前記保持回路に設定済の保有デー
タ量検出閾値とを比較し警報を出力する２つの比較回路
とを設ける構成である。
出しポートを持つデュアルポートRAMと、前記デュアル
ポートRAMへのデータの書き込み時にアドレスを制御す
る書き込み制御回路と、前記デュアルポートRAMからの
データの読み出し時に読み出しアドレスを制御する読み
出し制御回路と、前記書き込み制御回路の最新アドレス
と前記読み出し制御回路の最新アドレスとを比較し結果
を出力するアドレス比較回路とを有するFIFOレジスタに
おいて、保有データ量検出閾値として外部から入力設定
するそれぞれが任意の値を保持する２つの保持回路と、
前記アドレス比較回路の出力する前記デュアルポートRA
M内の保有データ量と前記保持回路に設定済の保有デー
タ量検出閾値とを比較し警報を出力する２つの比較回路
とを設ける構成である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
FIFOレジスタ１は、書き込みポート２および読み出し
ポート３を持つデュアルポートRAM4と、デュアルポート
RAM4へのデータの書き込み時にアドレスを制御する書き
込み制御回路５と、デュアルポートRAM4からのデータの
読み出し時に読み出しアドレスを制御する読み出し制御
回路６と、書き込み制御回路５の最新アドレスと読み出
し制御回路６の最新アドレスとを比較し結果を出力する
アドレス比較回路７と設定１データと設定２データとを
それぞれ入力し設定１保持データと設定２保持データと
をそれぞれ出力する保持回路8,9と、保持回路8,9の出力
する設定１保持データおよび設定２保持データのいずれ
か一方とアドレス比較回路７の出力するアドレス比較デ
ータとをそれぞれ入力し設定１出力信号と設定２出力信
号を出力する比較回路10,11とから成る。
ポート３を持つデュアルポートRAM4と、デュアルポート
RAM4へのデータの書き込み時にアドレスを制御する書き
込み制御回路５と、デュアルポートRAM4からのデータの
読み出し時に読み出しアドレスを制御する読み出し制御
回路６と、書き込み制御回路５の最新アドレスと読み出
し制御回路６の最新アドレスとを比較し結果を出力する
アドレス比較回路７と設定１データと設定２データとを
それぞれ入力し設定１保持データと設定２保持データと
をそれぞれ出力する保持回路8,9と、保持回路8,9の出力
する設定１保持データおよび設定２保持データのいずれ
か一方とアドレス比較回路７の出力するアドレス比較デ
ータとをそれぞれ入力し設定１出力信号と設定２出力信
号を出力する比較回路10,11とから成る。
次に、動作について説明する。
まずデュアルポートRAM4の記憶ワード数がｍであると
き、保持回路８にｍより小さいｎを設定１データとして
設定し、保持回路９にｍ−ｎを設定２データとして設定
しておく。この設定は、外部から直にプルアップ・プル
ダウン制御してもマイクロプロセッサ等で制御しても良
い。
き、保持回路８にｍより小さいｎを設定１データとして
設定し、保持回路９にｍ−ｎを設定２データとして設定
しておく。この設定は、外部から直にプルアップ・プル
ダウン制御してもマイクロプロセッサ等で制御しても良
い。
次に、書き込みポート２から入力データが入力され、
書き込み制御回路５の出力する書き込み制御クロックと
書き込みアドレスとにより所定のアドレスに入力データ
が書き込まれて行く。次に、読み出し制御回路６が起動
されて、読み出し制御クロックと読み出しアドレスとに
より所定のアドレスから出力データを読み出しポート３
に出力する。
書き込み制御回路５の出力する書き込み制御クロックと
書き込みアドレスとにより所定のアドレスに入力データ
が書き込まれて行く。次に、読み出し制御回路６が起動
されて、読み出し制御クロックと読み出しアドレスとに
より所定のアドレスから出力データを読み出しポート３
に出力する。
一方、アドレス比較回路７は、常に書き込みアドレス
と読み出しアドレスとを受信し、両者を比較し、デュア
ルポートRAM4がオーバーフロー状態になった時はオーバ
ーフロー出力信号を出力し、書き込み制御回路５も書き
込み許可信号を非許可とする。又完全に空き状態の時は
エンプティー出力信号を出力し読み出し制御回路６も読
み出し許可信号を非許可にする。又、アドレス比較回路
７は、書き込みアドレスと読み出しアドレスとの差を演
算し、現在デュアルポートRAM4に蓄積されているワード
数をアドレス比較データとして出力する。このアドレス
比較データを受信した比較回路10,11には、それぞれ保
持回路8,9に保持されている設定１保持データおよび設
定２保持データと比較する。この結果、比較回路10でア
ドレス比較データが上回った場合には、設定１出力信号
が出力される。同様に、比較回路11でアドレス比較デー
タが下回った場合には、設定２出力信号が出力される。
と読み出しアドレスとを受信し、両者を比較し、デュア
ルポートRAM4がオーバーフロー状態になった時はオーバ
ーフロー出力信号を出力し、書き込み制御回路５も書き
込み許可信号を非許可とする。又完全に空き状態の時は
エンプティー出力信号を出力し読み出し制御回路６も読
み出し許可信号を非許可にする。又、アドレス比較回路
７は、書き込みアドレスと読み出しアドレスとの差を演
算し、現在デュアルポートRAM4に蓄積されているワード
数をアドレス比較データとして出力する。このアドレス
比較データを受信した比較回路10,11には、それぞれ保
持回路8,9に保持されている設定１保持データおよび設
定２保持データと比較する。この結果、比較回路10でア
ドレス比較データが上回った場合には、設定１出力信号
が出力される。同様に、比較回路11でアドレス比較デー
タが下回った場合には、設定２出力信号が出力される。
本実施例の場合には、設定１データをｎに設定してあ
るため、オーバーフローするｍ−ｎワード前にオーバー
フローしそうであることを知ることができる。この信号
により本発明のFIFOレジスタのデータ入力側では、デー
タ書き込み禁止を行うことができる。
るため、オーバーフローするｍ−ｎワード前にオーバー
フローしそうであることを知ることができる。この信号
により本発明のFIFOレジスタのデータ入力側では、デー
タ書き込み禁止を行うことができる。
同様に、設定２データをｍ−ｎに設定してあるため、
エンプティーになるｍ−ｎワード前にエンプティーにな
りそうであることを知ることができる。この信号により
本発明のFIFOレジスタのデータ出力側回路にｍ−ｎワー
ド分のデータの有無を知らせることができｍ−ｎワード
分蓄積していないにもかかわらず読み出してしまうこと
を防ぐことができる。
エンプティーになるｍ−ｎワード前にエンプティーにな
りそうであることを知ることができる。この信号により
本発明のFIFOレジスタのデータ出力側回路にｍ−ｎワー
ド分のデータの有無を知らせることができｍ−ｎワード
分蓄積していないにもかかわらず読み出してしまうこと
を防ぐことができる。
第２図は本発明の一実施例の設定値と出力信号との関
係を示した説明図である。
係を示した説明図である。
設定１データと設定２データとは、エンプティー出力
信号が出力されるデュアルポートRAM4が空きのときから
オーバーフロー出力信号が出力されるデュアルポートRA
M4がいっぱいになるときまで、任意に値が設定でき、設
定１データを設定することにより設定１出力信号が、設
定２データを設定することにより設定２出力信号がそれ
ぞれ出力される。
信号が出力されるデュアルポートRAM4が空きのときから
オーバーフロー出力信号が出力されるデュアルポートRA
M4がいっぱいになるときまで、任意に値が設定でき、設
定１データを設定することにより設定１出力信号が、設
定２データを設定することにより設定２出力信号がそれ
ぞれ出力される。
〔発明の効果〕 以上説明したように本発明のFIFOレジスタは、設定デ
ータの設定値を外部から任意に設定することができ、メ
モリ内に蓄積されているデータ数と比較し、設定データ
値を超えた場合に設定出力信号を出力することにより、
入力データ及び出力データが数バイトの単位で意味を持
つデータの場合や、オーバーフローおよびエンプティー
になりそうな場合にメモリの使用状態があらかじめわか
るという効果がある。
ータの設定値を外部から任意に設定することができ、メ
モリ内に蓄積されているデータ数と比較し、設定データ
値を超えた場合に設定出力信号を出力することにより、
入力データ及び出力データが数バイトの単位で意味を持
つデータの場合や、オーバーフローおよびエンプティー
になりそうな場合にメモリの使用状態があらかじめわか
るという効果がある。
また本発明のFIFOレジスタと同等な機能を従来のFIFO
レジスタで実現するにはFIFOレジスタの周辺に論理回路
を組む必要があったが、本発明のFIFOを使用すれば実装
面積及び設計コストを含めた全コストを減少させること
ができるという効果もある。
レジスタで実現するにはFIFOレジスタの周辺に論理回路
を組む必要があったが、本発明のFIFOを使用すれば実装
面積及び設計コストを含めた全コストを減少させること
ができるという効果もある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例の設定値と出力信号の関係を示した説明図
である。 １……FIFOレジスタ、２……書き込みポート、３……読
み出しポート、４……デュアルポート、５……書き込み
制御回路、６……読み出し制御回路、７……アドレス比
較回路、8,9……保持回路、10,11……比較回路。
明の一実施例の設定値と出力信号の関係を示した説明図
である。 １……FIFOレジスタ、２……書き込みポート、３……読
み出しポート、４……デュアルポート、５……書き込み
制御回路、６……読み出し制御回路、７……アドレス比
較回路、8,9……保持回路、10,11……比較回路。
Claims (1)
- 【請求項１】書き込みポートおよび読み出しポートを持
つデュアルポートRAMと、前記デュアルポートRAMへのデ
ータの書き込み時にアドレスを制御する書き込み制御回
路と、前記デュアルポートRAMからのデータの読み出し
時に読み出しアドレスを制御する読み出し制御回路と、
前記書き込み制御回路の最新アドレスと前記読み出し制
御回路の最新アドレスとを比較し結果を出力するアドレ
ス比較回路とを有するFIFOレジスタにおいて、保有デー
タ量検出閾値として外部から入力設定するそれぞれが任
意の値を保持する２つの保持回路と、前記アドレス比較
回路の出力する前記デュアルポートRAM内の保有データ
量と前記保持回路に設定済の保有データ量検出閾値とを
比較し警報を出力する２つの比較回路とを設けることを
特徴とするFIFOレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126212A JP2604482B2 (ja) | 1990-05-16 | 1990-05-16 | Ｆｉｆｏレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126212A JP2604482B2 (ja) | 1990-05-16 | 1990-05-16 | Ｆｉｆｏレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421123A JPH0421123A (ja) | 1992-01-24 |
| JP2604482B2 true JP2604482B2 (ja) | 1997-04-30 |
Family
ID=14929506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126212A Expired - Lifetime JP2604482B2 (ja) | 1990-05-16 | 1990-05-16 | Ｆｉｆｏレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604482B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08305544A (ja) * | 1995-05-01 | 1996-11-22 | Nec Corp | 図形処理システムにおける図形データ処理方式 |
| GB2406014B (en) * | 2003-09-10 | 2007-01-31 | Thales Uk Plc | Video system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE399773B (sv) * | 1977-03-01 | 1978-02-27 | Ellemtel Utvecklings Ab | Adress- och avbrottsignalgenerator |
| JPS55129823A (en) * | 1979-03-27 | 1980-10-08 | Toshiba Corp | Information processing system |
| EP0342107B1 (en) * | 1988-05-09 | 1996-07-17 | STMicroelectronics, Inc. | Flag for a FIFO |
-
1990
- 1990-05-16 JP JP2126212A patent/JP2604482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421123A (ja) | 1992-01-24 |
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