SU1617446A1

SU1617446A1 - Устройство дл выполнени быстрого преобразовани Уолша

Info

Publication number: SU1617446A1
Application number: SU884615338A
Authority: SU
Inventors: Юрий Иванивич Гагарин; Константин Юрьевич Гагарин; Вадим Ремирович Козлов
Original assignee: Ленинградский механический институт им.Маршала Советского Союза Устинова Д.Ф.
Priority date: 1988-12-02
Filing date: 1988-12-02
Publication date: 1990-12-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении процессоров цифровой обработки сигналов, в том числе в составе типовых персональных управл ющих и бортовых ЭВМ. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс за счет того, что устройство содержит блоки пам ти 1, 2, блок 3 посто нной пам ти, регистры 4 - 9, коммутаторы 10, 11, сумматор-вычитатель 12, счетчик 13, триггер 14, генератор 15 тактовых импульсов, коммутатор 16, регистр 17. 2 ил.

Description

О5

4: 4

05

Фиг.1

Изобретение относитс к вычисли- тельной технике и может быть использовано при построении процессоров цифровой обработки сигналов в том числе в составе типовых персональных управл ющих и бортовых ЭВМ.

Цель изобретени - повьшение быстродействи .

На фиг.1 представлена функциональна схема устройства; на фиг.2 - временна диаграмма.

Устройство состоит из блоков 1 и 2 (оперативной) пам ти, блока 3 посто нной пам ти регистров 4-9, коммутаторов 10 и 11, сумматора-вычислител 12, счетчика 13, триггера 14, генератора 15 тактовых импульсов, коммутатора 16, регистра 17, информационного входа 18, входа 19 запус ка, выхода 20 окончани вычислений, выхода 21 адреса результата и информационного выхода 22 о

Устройство работает следующим обра зом.

В начале работы осуществл етс сброс в нулевое состо ние счетчика 13 и ре.гистров 5 - 8, в начальное состо ние регистра 4 ,, соответствующее формированию с выхода регистра 4 сигнала Запрос доступа, и начальное состо ние триггере 14, соответствующее формированию на его выходе сигнала запрета счета дл счетчика 13. По приходу от внешнего устройства (ЭВМ, например) сигнала Разрешение доступа, поступающего на внешний вход 19, соединенный с одним из входов триггера 14, который снимает сигнал Запрет счета дл счетчика 13, с выхода блока 3 посто нной пам - ги формируетс в регистре 4 двоичньп |сод первой микрокоманды, формат ко- горой включает поле адреса первого блока пам ти (g) , поле адреса второго блока пам ти (g) папе (gj) сигналов управлени блоками пам ти I Чтение и Запись, поле (Q-,) сиг- риалов управлени и сопр жени с-ЭВМ (чтение (ЭВМ), запись (ЭВМ)), запрос доступа (gg), поле сигналов (§4) управлени регистрами 9 и 17, коммутаторами 10,11,16 и сумматором-вычитате- лем 12 и поле (gg) управлени триг- jгерои 14.

Записанна в блок посто нной пам ти последовательность адресов и сигналов управлени (микрокоманд)

соответствует реализуемому быстрому алгоритму.

На первой итерации быстрого алгоритма данные считываютс с внешнего устройства по входу 18. При этом скорость чтени внешнего устройства регулируетс сигналом Готов, поступающему от внешнего устройства на to вход 19.

На первом такте первой итерации поступивший на вход 18 первый операнд заноситс в регистр 5 о Далее поступивший на втором такте второй t5 операнд также заноситс в регистр 5 а первый операнд записываетс в регистр 6. По переднему фронту третьего тактового импульса выход регистра 5 с помощью коммутатора 11 подклю- 20 чаетс к одному из входов сумматора- вычитател 12, на второй вход которого подаетс первый отсчет из регистра 6 . Сигналы управлени коммутаторами и код операции дл сумматора- 25 вычитател формируютс в поле 4 ре - гистра 4. При записи в регистр 5 третьего отсчета на третьем такте первый отсчет заноситс в регистр 7, а второй - в регистр 6 Коммутатор 0 11 коммутирует на вход сумматора-вы- читател выход регистра 7„ Таким образом , над первой парой операндов вы-, полн етс втора арифметическа операци Е соответствии с быстрым алгорит- 5 мом, Далее процесс обработки повтор - етс дл каждой следующей пары отсчетов . Результаты с выхода сумматора- вычитател через регистр 8 записываютс в каждом такте в один из 0 блоков пам ти. На первой итерации по- очередно с обработкой входных от- 1 счетов из второго блока пам ти вычисленные ранее коэффициенты преобразовани через регистр 9 выдаютс на , 5 внешнее устройство (ЭВМ), куда также форьшруетс адрес, поступающий че-. рез коммутатор 16 и регистр 17 на j выход 21, с управл ющими сигналами чтени (ЭВМ), запись (ЭВМ)„ 0

Работа с внешним устройством может быть согласована по скорости сигнала Готов, поступающим на вход 19. На второй итерации с выхода пер- вого блока пам ти данные поступают через коммутатор 10 и через регистры 5 - 7 на сумматор-вычитатель, после чего занос тс в освободившиес чеЙ1ш второго блока пам ти.

516

Разр дом gg микрокоманды осуществл етс управление триггером 14 так, что с его выхода подаетс сигнал запрета счета на управл ющий вход счетчика 13.

По завершении последней итерации быстрого алгоритма пор док работы устройства повтор етс . Временна диаграмма (фиг.2) отражает цикл обработки одной итерации быстрого алгоритма с посто нной структурой. На временной диаграмме значени выходов g, g, g7 регистра 4 приведены в дес тичных, а значени выходов gj, 8ц. - в 16-ричных кодах со следующим условно прин тым размещением дв оичных сигналов:

ё 82

П-1

. ., А,А

о

где - адресные двоичные разр ды, ВЗ 4Т,,ЗП,, 4Т2, ЗП2,

где ЗП, 4Т - двоичные сигналы управлени запись и чтение,

64 Y,, , ,2 , , 5,6,7,8

где 1 соответствует коммутации входа 18 на вход коммутатора 10; Y 1 соответствует коммутации

выхода регистра 5; Y4i 1-в -читание; Y.2. 0-сложение; 9, б, IT 1-выдача данных из регистро

Claims

g7 4Т, ЗП (ЭВМ). Формула изобретени

Устройство дл выполнени быстрого преобразовани Уолша, содержащее первый блок пам ти, первый, второй, третий и четвертый регистры, первый и второй коммутаторы, блок посто нной пам ти, сумматор-вычитатель, счетчик и генератор тактовых импульсов , первый выход которого подключен к счетному входу счетчика, информационный выход которого подключен к адресному входу блока посто нной пам ти, выход которого подключен к информационному входу п ервого регистра , отличающеес тем, что, с целью повышени быстродейст0

0

5

74466

ВИЯ, в введены второй блок пам ти , третий коммутатор, п тьш щгстой и седьмой регистры и триггер, выход с которого подключен к входу обнулени счетчика, первый выход первого регистра подключен к адресному входу первого блока пам ти и первому информационному входу первого коммутатора, 10 выход которого подключен к информационному входу второго регистра, выход которого вл етс выходом адреса результата устройства, информационным входом которого вл етс первьвТ: 5 И11формационньп1 вход второго коммутатора , выход которого подключен к ин- формационому входу третьего регистра, выход которого подключен к первому информационному входу третьего коммутатора и информационному входу четвертого регистра, выход которого подключен к первому информационному входу сумматора-вычитател и информационному входу п того регистра, выход которого подключен к второму информационному входу третьего коммутатора, выход которого подключен к второму информащюнному входу сумматора-вычитател , выход которого подключен к информационному входу шестого регистра , выход которого подключен к информационному входу первого блока пам ти , выход которого подключен к информационному входу седьмого регистра, 5 второму информсшщонному входу второго коммутатора и информационному входу второго блока пам ти, выход которого подключен к информа1щонному входу первого блока пам ти, второй выход первого регистра подключен к второму информационному входу первого коммутатора и адресному входу второго блока пам ти, вход управлени записью-считыванием которого соединен с входом управлени записью-считыванием первого блока пам ти и подключен к третьему выходу регистра, четвертый выход которого подключен к первому установочно- Q му входу триггера, второй установочный вход которого вл етс входом запуска устройства, информационным выходом кот.орого вл етс выход седьмого регистра, п тый выход первого .регистра вл етс выходом окончани вы racлeний устройства, шестой выход первого регистра подключен к входу разрешени считывани второго регистра, второй выход генератора

0

5

тактовых импульсов подключен к тактовым входам регистров с первого по седьмой,, управл ющим входам перти

Вход 19 0ш. 21

Вых. 20

Вых. Ул. 91

92 9з 9 9S

в

97

його, второго и третьего коммутаторов и управл ющему входу сумматора- вычитател .

Фиг. 2