SU1465836A1 - Устройство дл функционального контрол цифровых узлов - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике и может быть использовано при функциональном контроле больших интегральных схем. Устройство содержит ЭВМ 1, накопитель 2, блок (Б) 3 управлени , Б 4 упрдв- лени  пам тью, Б 5 пам ти наборов, контактный Б 16, компаратор 17, Б 6 пам ти циклограмм, Б 7 пам ти команд. Б 8 пам ти откликов, Б 9 синхрониза-; , буфер 10 маски, дешифратор 11 команд, буфер 12 эталона, коммутатор 13, Н 14 формирователей, сигнатурный анализатор 15. Устройство повышает достоверность контрол  цифровых узлов за счет сн ти  ограничений на длину последовательности тест-наборов и объема их различающихс  значений , позвол ет увеличить количество циклов обмена с контролируe ым цифровым узлом без обращени  к ЭВМ, Б 4 управлени  пам тью обеспечивает запись кодов контрол  в Б 7 пам ти команд, Б 8 пам ти откликов, Б 5 пам ти наборов, Б 6 пам ти циклограмм и выбор из них кодов при контроле, что дает возможность сократить объем вычислений и обменов с ЭВМ, а также не требует большого объема пам ти. 1 з.п. ф-лы, 2 йл. S (Л

Description

Изобретение относится к контрольно-измерительной технике и может быть использовано при функциональном контроле БИС и цифровых узлов (ЦУ) любого назначения.

Цель изобретения - повышение досгруппой входов блока 14 формирователей. Группа выходов блока 14 соедине на с первой группой входов компарато 5 pa 17, с группой информационных входов-выходов блока 8 памяти откликов, с группой информационных входов комтоверности контроля цифровых узлов ; путем снятия ограничений на длину последовательности тест-наборов и эд объем их различающихся значений.

На фиг.1 представлена структурная схема предлагаемого устройства; на фиг.2 - функциональная схема блока формирователей. t5

Устройство содержит электронновычислительный блок (ЭВМ) 1, накохштель 2, блок 3 управления, блок 4 управления памятью, блок 5 памяти наборов, блок 6 памяти циклограмм, 20 блок 7 памяти команд, блок 8 памяти откликов, блок 9 синхронизации, буфер 10 маски, дешифратор 11 команд, буфер 12 эталона, коммутатор 13, блок 14 формирователей, сигнатурный 25 анализатор 15, контактный блок 16 компаратор 17. Блок 14 формирователей состоит из. нескольких (от одного до четырех) каналов, каждый из которых содержит дешифратор 18, буферный 30 регистр 19, регистр 20 коммутации, регистр 21 набора, блок 22 передатчиков и входные ключи 23.

Группа управляющих входов блока 5 памяти наборов соединена с первой 35 группой выходов блока 4 управления памятью, группа входов которого соединена с группой информационных выходов блока 3 управления, информационный вход блока 3 соединен с до выходом компаратора 17. Группа входов-выходов накопителя 2 соединена с группой входов-выходов ЭВМ 1. Вторая группа выходов блока 4 управления памятью соединена с группой ад- дд ресных входов блока 6 памяти цикло-, грамм, блока 7 памяти команд и блока 8 памяти откликов.

Группа информационных входов-выходов блока 6 памяти циклограмм соединена с третьей группой выходов блочка 4 управления памятью, с группой информационных входов блока 9 синхронизации, с буфером 10 маски, с группой адресных входов компаратора 17 и с группой адресных входов блока 5 памяти наборов. Группа выходы блока 5 соединена с группой информационных входов буфера 12 эталона и с мутатора 13 и с группой информационных входов блока 3 управления. Группа входов-выходов блока 3 управления соединена с группой бходов-выходов ЭВМ 1. Управляющий вход блока 3 ^J управления соединен с первым выходом блока 9 синхронизации. Первый управляющий вход блока 9 соединен с выходом контактного блока 16, группа входов-выходов которого соединена с группой входов-выходов блока 14 формирователей. Первый вход блока 14 соединен с входом буфера 12 эталона и с первым выходом дешифратора 11 команд. Второй вход блока 11 соединен с первым управляющим входом блока 14 формирователей и с входом коммутатора 13. Выход коммутатора 13 соединен с входом анализатора 15. Группа выходов анализатора 15 соединена с первой группой входов компаратора 17. Вторая группа входов компаратора 17 соединена с группой выходов буфера 10 маски. Вход буфера 10 маски соединен с третьим выходом дешифратора 11 команд, четвертый выход которого соединен с вторым управляющим входом блока 9 синхронизации, второй выход блока 9 синхронизации соединен с вторым управляющим входом блока 14 формирователей и с первым управляющим входом блока 4 управления памятью. Второй управляющий вход блока 4 соединен с пятым выходом дешифратора 11 команд. Группа входов дешифратора 11 соединена с четвертой группой выходов блока 4 управления памятью и с группой входов-выходов блока 7 памяти команд. Группа информационных выходов блока 3 управления соединена с группой входов блока 5 памяти наборов. Группа выходов буфера 12 эталона соединена с третьей группой входов компаратора 17.

Первый и второй входы дешифратора 18 каждого из канальных блоков блока 14 соединены соответственно с первым и вторым входами блока 14, группа входов которого соединена с группой входов буферного регистра 19 и с группой входов дешифратора 18.

Первый и второй выходы дешифратора 18 соединены соответственно с первым и вторым входами буферного регистра 19. Группа выходов буферного регистра 19 соединена с группой входов регистра 20 коммутации, с группой входов регистра 21 набора и с группой входов блока 22 передатчиков. Вход блока 22 соединен с третьим выходом дешифратора 18, четвертый выход которого соединен с входом регистра 20 коммутации. Группа выходов регистра 20 коммутации соеди-йена с первой группой входов выходных ключей 23. Вторая группа входов выходных ключей 23 соединена с группой выходов регистра 21 набора. Вход регистра 21 набора соединен с третьим входом блока 14, группа входов-вы- jo ходов которого соединена с группой выходов выходных ключей 23 и с второй группой входов буферного регистра 19. Группа выходов блока 22 передатчиков соединена с группой выходов блока 14. Блок 6 памяти циклограмм, блок памяти команд и дешифратор команд позволяют выделить из всей сово· купности тест-наборов циклический процесс, описывающий все временные соотношения управляющих и информационных сигналов ЦУ и записать памяти, причем вается порядок именно изменений тестирования информации, ретные значения задаются содержимым подключенных к выходу блока памяти . циклограмм блоков. Такое построение позволяет трактовать цикл обмена с БИС или ЦУ как один такт отработки ЭВМ 1.

Блок 7 памяти команд с дешифратором 11 команд обеспечивает разбор” хранящейся в блоке 6 памяти циклограмм информации и передачу ее для изменения содержимого соответствующих блоков. Блок 6 памяти циклограмм своими информационными входами-выходами подключен к группе адресных входов блока 5 памяти наборов таким образом, что каждый разряд блока 6 памяти циклограмм подключен к своему элементу памяти блока 5 памяти наборов,'что обеспечивает независи-. . мую поканальную выборку логических уровней на каждом наборе и позволяет увеличить количество циклов обмена (интерфейс) БИС или его в указанные блоки в данные блоки з.аписыследования в цикле необходимой для а ее конк35 с БИС или ЦУ без обращения к ЭВМ 1, сократить объем вычислений в ЭВМ 1 путем цикличности в тест-наборах·

Блок 8 памяти откликов записывает и сохраняет весь массив логических состояний входов и выходов БИС или ЦУ за цикл обмена, что дает возможность регистрировать ошибку по обобщенному сигналу, а производить ее анализ не только по соответствующему отклику, но и по его предистории. Буфер 10 маски обеспечивает возможность снятия контроля на любом канале ЦУ и на любой период, что необходимо, когда информация неопределенна или контролируется не по хранимой характеристике .

Устройство работает следующим образом.

Из накопителя 2 при помощи ЭВМ 1, блока 3 управления и блока 4 управления памятью производится заполнение блока 6 памяти циклограмм и блока 7 памяти команд информацией, описывающей цикл временных соотношений сигналов ЦУ, а блока 5 памяти наборов - значениями логических уровней на заданном числе циклов. Затем ЭВМ 1 производит запуск отработки и приступает к вычислению изменений в логических уровнях для последующих циклов отработки. Блок 4 управления памятью производит последовательную выборку содержимого блока 6 памяти циклограмм и блока 7 памяти команд. В соответствии с содержимым блока 7 памяти команд дешифратор 11 команд формирует сигналы управления, распределяющие информацию блока памяти циклограмм. Информация может быть записана в буфер 10 маски, коммутатор 13, блок 9 синхронизации или быть адресом блока 5 памяти наборов. В последнем случае по сигналу с дешифратора 11 команд производится запись содержимого блока 5 памяти наборов в буфер 12 эталона и блок 14 формирователей. Тест-набор или вариант коммутации входов-выходов подготавливается в буферных регистрах 19 блока 14 формирователей последовательным сдвигом 16-разрядного слова. По окончании подготовки производится запись набора в регистр 21 набора, а варианта коммутации - в регистр 20 коммутации блока 14 формирователей. Запись варианта коммутации производится по сигналу дешифратора И команд, а набора - по сигналу от блока 9 синхронизации. Чтение логических уровней на контактах ПУ производится по сигналу от блока 9 синхронизации в буферный регистр 19, с выхода которого через блок 22 передатчиков отклики поступают на входы-выходы блока 8 памяти откликов компаратор !7 и коммутатор 13, анализ их в ком- j параторе 17 или запись в анализатор 15. Запись откликов в блок 8 памяти откликов производится одновременно с подготовкой следующего набора при последовательном сдвиге буферного регистра 19. Это позволяет производить обработку информации в формате 16-разрядного слова, что значительно сокращает аппаратные затраты вследствие некоторого снижения быстродействия. На компараторе 17 производится .сравнение откликов с содержимым буфера 12 эталона, при этом сравниваются лишь разрешенные содержимым буфера 10 маски разряды. При несовпадении компаратором 17 формируется сигнал обобщенной ошибки, по которому блок 3 управления выставляет в канале ЭВМ 1 соответствующий вектор Прерывания. Анализ неисправности производится в ЭВМ 1 после прочтения ею содержимого блока 8 памяти откликов. При отсутствии сигнала обобщенной ошибки блок 9 синхронизации вырабатывает сигнал, поступающий на блок 4 управления памятью. Последний Модифицирует адрес выборки блока 6 Памяти циклограмм, блока 7 памяти команд и блока 8 памяти откликов. При отсутствии сигнала внешней синхронизации в заданный интервал времени блоком 9 синхронизации вырабатывается сигнал ошибки, воспринимаемый блоком 3 управления, который выставляет в канале ЭВМ 1 соответствующий вектор прерывания. Процесс моди(Щикации адреса в блоке 4.управления памятью происходит до получения им с-т дешифратора 11 команд признака конца цикла. Если счетчик циклов отработки в блоке 4 управления памятью не исчерпан, производится отработка следующего цикла с другими значенияотработки изменения и вновь запускает отработку.

Claims (2)

1. 5 Формула изобретения

   1. Устройство для функционального контроля цифровых узлов, содержащее электронный вычислительный блок, . θ накопитель, блок управления, блок памяти наборов, блок управления памятью, компаратор и контактный блок, причем группа управляющих входов блока памяти наборов соединена с 15 первой группой выходов блока управления памятью, группа входов которого соединена с группой информационных выходов блока управления, информационный вход которого соединен с . 2q выходом компаратора, группа входоввыходов накопителя соединена с группой входов-выходов электронно-вычислительного блока, отличающееся тем, что, с целью повышения 25 достоверности контроля, в него введены блок памяти циклограмм, блок памяти команд, блок памяти откликов, блок синхронизации, буфер маски, дешифратор команд, буфер эталона, ком30 мутатор, сигнатурный анализатор и блок формирователей, причем вторая группа выходов блока управления памятью соединена с группой адресных входов блока памяти циклограмм, бло35 ка памяти команд и блока памяти откликов, группа информационных входоввыходов блока памяти циклограмм соединена с третьей группой выходов блока управления памятью, с группой ₄₀ информационных входов блока синхро* низации, буфера маски, с группой адресных входов коммутатора и с груптпой адресных входов- блока памяти наборов, группа выходов которого сое45 динена с группой информационных входов буфера эталона и с группой входов блока формирователей, группа выходов которого соединена с первой группой входов компаратора, с груп50 пой информационных входов-выходов блока памяти откликов, с группой информационных входов коммутатора и с группой информационных входов бломИ, хранящимися в блоке 5 памяти наборов. Если счетчик циклов исчерпан, происходит останов и блок 3 управления выставляет вектор прерывания конца отработки. ЭВМ 1 вводит в блок 5 памяти наборов вычисленные за период ка управления, группа входов-выходов которого соединена с группой входов-выходов электронного вычислительного блока, управляющий вход' блока управления соединен с первым выходом блока синхронизации, первый

   7 управляющий вход которого соединен с выходом контактного блока, группа входов-выходов которого соединена с группой входов-выходов блока формирователей, первый вход которого соединен с входом буфера эталона и с первым выходом дешифратора команд, второй выход которого соединен с ; первым управляющим входом блока формирователей и с входом коммутатора, выход которого соединен с входом сигнатурного анализатора, группа выходов которого соединена с первой группой входов компаратора, вторая группа входов которого соединена с группой выходов буфера маски, вход которого соединен с третьим выходом дешифратора команд, четвертый выход которого соединен с вторым управляющим входом блока синхронизации, второй выход которого соединен с вторым управляющим входом блока формирователей и с первым управляющим входом блока управления памятью, второй управляющий вход которого соединен с пятым выходом дешифратора команд, группа входов которого соединена с четвертой группой выходов блока уп* равления памятью и с группой,входоввыходов блока памяти команд, группа информационных выходов блока управления соединена с группой входов блока памяти наборов, группа выходов буфера эталона соединена с третьей группой входов компаратора.
2. 2. Устройство по π.1, отличающееся тем, что блок формирователей состоит из каналов, каждый из. которых содержит дешифратор, буфер⁵ ный регистр, регистр коммутации, регистр набора, блок передатчиков и выходные ключи, причем первый и второй входы дешифратора соединены ₁₀ соответственно с первым и вторым входами блока, группа входов которого соединена с группой входов буферного регистра и с группой входов дешифратора, первый и второй выходы которого соединены соответственно с первым и вторым входами буферного регистра, группа выходов которого соединена с группой входов регистра коммутации, с группой входов регист₂₀ ра набора и с группой входов блока передатчиков, вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен с входом регистра коммутации, группа 25 выходов которого соединена с первой группой входов выходных ключей, вторая группа входов которых соединена с группой выходов регистра набора, вход которого соединен с третьим входом блока, группа входов-выходов которого соединена с группой выходов выходных ключей и с второй группой входов буферного регистра, группа выходов блока передатчиков соединена с группой выходов блока.

   : фиг.2