JPS5844419Y2 - デ−タチャネル装置 - Google Patents

Description

【考案の詳細な説明】 本考案は電算機システムにむけるデータチャネル装置の
入出力インターフェース制御部にトいて、入出力装置と
該入出力インターフェース制御部の間の信号線を通して
行なわれろ親規な入出力インターフェース信号のテスト
を行う乙とのできるデータチャネル装置に関する。

本考案の基本的発想は、種々の回路の中で可能なもので
あればこれを全てＩＣメモリに組み入れ、回路の小形化
、高密度化、高精度化を実現することにある。

この発想を本考案は入出力インターフェース信号のテス
トを行なうデータチャネル装置、特に入出力インターフ
ェース制御部に適用するものである。

つまり本考案の目的は、データチャネル装置の入出力イ
ンターフェース制御部において、従来複雑な論理回路構
成を必要としていた信号線のテストを極めて簡単且つ安
価な回路で置換しプログラムの書き換えも可能な新規な
信号線テストを行うことのできるデータチャネル装置、
を提供することにある。

上記目的を達成するため本考案は、信号線のテストを行
なう論理回路をランダムアクセスメモリで置換したこと
を特徴とするものである。

以下図面を参照しながら本考案を説明する。

第１図は従来の、データチャネル装置の構成トよびその
周辺装置との接続状態を示すブロック図である。

本図に訃いてデータチャネル族＠ＤＣＨ１は中央処理装
置ＣＰＵ２からある起動を受けて自律動作をしその自律
動作を終えたときその結果を再び中央処理装置２に報告
する。

この間中央処理装置２は独自の動作を、データチャネル
装置１と並行して行なうことが出来るものである。

このデータチャネル装置１の自律動作とは、磁気テープ
、磁気ドラム、タイプライタ等の入出力装置３と主記憶
装置４との間で各種テストを繰り区しながらデータのや
りとりを行なうことを意味している。

つまり中央処理装置２から逐一制御を受けて動作をする
というものではないから、常に自律的な動作で与えられ
た信号を一つ一つ判定（テスト）しながら次に行なうべ
き動作を決定する。

従ってデータチャネル装置１自身が行なうべきテスト条
件は非常に多い。

ある一つのンーケンス例をとってテスト条件の種類の１
例を示すと次のようである。

美中央処理装置からある指令を受けたとき入出力装置Ｉ
１０は使用中か否かの判定をし、→■どのようなＩｌｏ
に対して起動をかけられたのかを判定し、→■起動をか
けられたＩｌｏが使用中か否かの判定をし、→■具体的
にどういうデータを転送するのかを判定し、→■そのデ
ータが本当にモしいのかを判定し、→わ本当にそのデー
タを転送することが出来るのかを判定し、→■Ｉ１０へ
指令を送ったときそのＩｌｏの方で受信可能か否かを判
定し、→■データチャネル装置がその返事を受けとり、
受信可能な応答信号であると判断したとき初めて中央処
理装置はデータ伝送を行なう。

このような一連の動作を行なうとき一般に入出力インタ
ーフェースの信号線５はその線数が極めて多くなる。

この信号線本数を減らすため一本の信号線で複数の機能
を持たせ、ここに信号線の組み合わせトよびデータチャ
ネルの状態によって次に採るべき信号線の制御内容（テ
スト結束）を決定している。

従って、従来は、これら信号線あ−よびデータチャネル
の状態の組み合わせを全て所定の論理回路に通し次に採
るべき動作を決定している。

例えばデータチャネル装＠１０入力信号としてアドレス
イン、ステータスイン、サービスインむよひオペレーシ
ョナルインの４つの信号を持つインターフェースを考え
ると、これらの信号の組み合わせによってアドレス受信
、ステータス受信、データ受信、データ送出要求、終結
ンーケンス要求、使用中シーケンス要求等の情報を得て
いる。

従って当然のことながらこれらの情報の論理をとるため
の、インターフェース制御部にむける論理回路構成は複
雑なものとなってしまう。

そこで本考案はその複雑な論理回路構成を一部ランダム
アクセスメモリで置き換えろこととした。

このｌ構成例を第２図に示す。

本図にトいてアドレスイン、ステータスイン等の入力信
号線Ｐむよびデータチャネルの状態Ｑを、アドレスレジ
スタ１０を介し、アドレスとしてランダムアクセスメモ
リ１１を起動する。

一方ランダムアクセスメモリ１１には例えば第３図にそ
の一例を示すごとく、７ トＬ／ス受信、ステータス受
信、終結シーケンス要求、転送データ受信等の機能を表
わすフィールドを持ち、任意の論理値を書き込むことに
より、任意の機能を出力することが出来る。

すなわちあるアドレスで示されるランダムアクセスメモ
リの領域に所定の情報を書き込んでトくことにより、そ
のアドレスすなわち入力信号線等に対応した機能を示す
ことが出来る。

この結果入出力インターフェースのテスト回路（論理回
路）が極めて簡単になり、テスト回路（論理回路）の全
てをランダムアクセスメモリ１１に吸収することが出来
る。

つまり従来の複雑な論理回路が、・」・形部素化、高密
度化、高精度化される。

またインターフェースが規格統一化の方向に進んでいる
とはいえ、やはり複数のインターフェースが混在してい
る。

従っであるデータ処理システムの中のデータチャネル装
置を設計する場合入出力インターフェース仕様を固定化
し、その仕様に合った制御をしなければならない。

ここで本考案を利用すれば、入出力インターフェースの
仕様の異なる入出力装置を接続したとしても、アドレス
受信、ステータス受信等の機能そのものは変わらないの
で、ランダムアクセスメモリ１１の内容を書き換え若し
くは変更すれば簡単にインターフェース信号のテスト結
果を標準的な情報に変換出来る。

以上説明したように本考案によれば従来の入出力インタ
ーフェース制御部にむける複雑な論理回路が小形、簡素
化、高密度化、高精度化され加えてテスト条件の変更も
簡単に行なえるようになる。

【図面の簡単な説明】

第１図は一般的なデータチャネル装置とその同辺回路と
の接続関係を示すブロック図、第２図は本考案に基づく
一実施ψ１１を示すブロック図、第３図は第２図の判定
（テスト）結束の一例を示す図である。 図において、１はデータチャネル装置、３は入出力装置
、５は信号線、１１はランダムアクセスメモリである。

Claims (1)

【実用新案登録請求の範囲】
1. 入出力装置より信号線を通して受信した情報を所定のン
   ーケンスで判定（テスト）シこの判定結束をもとに次に
   行なうべき自律動作を決定するデータチャネル装置のイ
   ンターフェース制御部にトいて、前記判定結束に従った
   予め定めた制御指令を対応するアドレスに書き込んだラ
   ンダムアクセスメモリを有し、一方前記入出力装置から
   の信号線トよび前記データチャネル装置内の信号線の少
   なくとも一部から印加された情報を前記アドレスとして
   そのアドレスに対応する前記ランダムアクセスメモリの
   前記制御指令を読み出しＤ律の自律動作を行なうように
   したことを特徴とするデータチャネル装置。