JP2558721B2 - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JP2558721B2 JP2558721B2 JP62187146A JP18714687A JP2558721B2 JP 2558721 B2 JP2558721 B2 JP 2558721B2 JP 62187146 A JP62187146 A JP 62187146A JP 18714687 A JP18714687 A JP 18714687A JP 2558721 B2 JP2558721 B2 JP 2558721B2
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- JP
- Japan
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- input
- circuit
- output
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は入出力回路に関するものである。
従来の技術 従来の入出力回路は入出力のデータを一時的に保持す
るためのレジスタ（直列入出力回路ではシフトレジス
タ）とデータの入出力の制御信号を生成する制御回路と
により構成されていた。
るためのレジスタ（直列入出力回路ではシフトレジス
タ）とデータの入出力の制御信号を生成する制御回路と
により構成されていた。
発明が解決しようとする問題点 このような従来の入出力回路の回路構成では複数個の
データ系列の入出力を行う場合、例えば入力データ系列
の最大値や最小値あるいは絶対値やその最大値を求める
場合や出力時に出力データ系列の全データに対して一定
のシフト量だけデータのシフトを行うような場合には、
入出力回路以外の演算回路（ALU,シフト回路等）を用い
てデータ処理を行う必要があり、システムやプロセッサ
の処理能力を低下させるという問題があった。特にこの
ような問題は高速処理を要求されるプロセッサ等で顕著
であった。
データ系列の入出力を行う場合、例えば入力データ系列
の最大値や最小値あるいは絶対値やその最大値を求める
場合や出力時に出力データ系列の全データに対して一定
のシフト量だけデータのシフトを行うような場合には、
入出力回路以外の演算回路（ALU,シフト回路等）を用い
てデータ処理を行う必要があり、システムやプロセッサ
の処理能力を低下させるという問題があった。特にこの
ような問題は高速処理を要求されるプロセッサ等で顕著
であった。
問題点を解決するための手段 本発明の入出力回路は、内部データバスに接続された
制御レジスタと、前記制御レジスタに接続され、且つ、
前記制御レジスタの内容をデコードし制御信号を生成す
る制御回路と、前記内部データバスおよび前記制御回路
に接続され、且つ、演算機能を有するデータ処理回路
と、前記データ処理回路に接続された入出力端子とを備
え、前記制御レジスタの内容を書きかえることにより前
記データ処理回路による演算処理の内容を書きかえるこ
とができ、また、前記データ処理回路によって、前記入
出力端子からデータ入力された時点で入力データの演算
処理を行い前記内部データバスにデータを出力するか、
あるいは、前記内部データバスからデータ出力された時
点で出力データの演算処理を行い前記入出力端子にデー
タを出力することを特徴とするものである。
制御レジスタと、前記制御レジスタに接続され、且つ、
前記制御レジスタの内容をデコードし制御信号を生成す
る制御回路と、前記内部データバスおよび前記制御回路
に接続され、且つ、演算機能を有するデータ処理回路
と、前記データ処理回路に接続された入出力端子とを備
え、前記制御レジスタの内容を書きかえることにより前
記データ処理回路による演算処理の内容を書きかえるこ
とができ、また、前記データ処理回路によって、前記入
出力端子からデータ入力された時点で入力データの演算
処理を行い前記内部データバスにデータを出力するか、
あるいは、前記内部データバスからデータ出力された時
点で出力データの演算処理を行い前記入出力端子にデー
タを出力することを特徴とするものである。
作用 この回路構成により、入力時あるいは出力時に入力デ
ータあるいは出力データの演算処理が可能な入出力回路
を実現することができる。
ータあるいは出力データの演算処理が可能な入出力回路
を実現することができる。
実施例 本発明の入出力回路の実施例を図面のブロック図を参
照して説明する。図において、１は内部データバス、２
は制御信号線、３はデータ処理回路、４は制御レジス
タ、５は制御回路、６は入出力端子である。
照して説明する。図において、１は内部データバス、２
は制御信号線、３はデータ処理回路、４は制御レジス
タ、５は制御回路、６は入出力端子である。
制御レジスタ４は内部データバス１より入力される制
御データを保持する。制御回路５は制御レジスタ４の内
容をデコードし、データ処理回路３の制御信号を信号線
２に出力する。データ処理回路３は演算回路31,内部レ
ジスタ32,演算レジスタ33および外部レジスタ34により
構成され、制御信号線２の信号により制御される。演算
回路はALU、シフト回路から構成され、最大値，最小値
の検出、絶対値の計算、データのシフト等の演算を行
う。以下、入力時と出力時に分けてデータ処理回路３の
動作を説明する。
御データを保持する。制御回路５は制御レジスタ４の内
容をデコードし、データ処理回路３の制御信号を信号線
２に出力する。データ処理回路３は演算回路31,内部レ
ジスタ32,演算レジスタ33および外部レジスタ34により
構成され、制御信号線２の信号により制御される。演算
回路はALU、シフト回路から構成され、最大値，最小値
の検出、絶対値の計算、データのシフト等の演算を行
う。以下、入力時と出力時に分けてデータ処理回路３の
動作を説明する。
入力時は入出力端子６のデータを外部レジスタ34でラ
ッチして保持する。必要な処理が最大値や最小値の検出
の場合は演算回路31により外部レジスタ34の内容と演算
レジスタ33の内容を比較して外部レジスタ34のデータが
最大または最小であれば演算レジスタ33の内容を外部レ
ジスタの内容に書きかえる。その後、外部レジスタ34の
内容を内部レジスタ32に書き込み、内部データバス１に
データを転送する。この動作をくり返すことにより複数
の入力系列の最大値または最小値が演算レジスタ33に書
き込まれる。絶対値の最大値の検出をする場合では、２
ワードの演算レジスタを用い、最初に演算回路31で絶対
値を計算して、演算レジスタ33に書き込み、前記の方法
で、演算レジスタ33の他の１ワードを用いて最大値また
は最小値を検出する。
ッチして保持する。必要な処理が最大値や最小値の検出
の場合は演算回路31により外部レジスタ34の内容と演算
レジスタ33の内容を比較して外部レジスタ34のデータが
最大または最小であれば演算レジスタ33の内容を外部レ
ジスタの内容に書きかえる。その後、外部レジスタ34の
内容を内部レジスタ32に書き込み、内部データバス１に
データを転送する。この動作をくり返すことにより複数
の入力系列の最大値または最小値が演算レジスタ33に書
き込まれる。絶対値の最大値の検出をする場合では、２
ワードの演算レジスタを用い、最初に演算回路31で絶対
値を計算して、演算レジスタ33に書き込み、前記の方法
で、演算レジスタ33の他の１ワードを用いて最大値また
は最小値を検出する。
出力時は内部データバス１のデータを内部レジスタ32
でラッチし保持する。必要な処理がデータのシフトの場
合は演算回路31で内部レジスタ32のデータをシフトして
外部レジスタ34に書き込む。その後、外部レジスタ34の
データを入出力端子６に出力する。
でラッチし保持する。必要な処理がデータのシフトの場
合は演算回路31で内部レジスタ32のデータをシフトして
外部レジスタ34に書き込む。その後、外部レジスタ34の
データを入出力端子６に出力する。
発明の効果 本発明の入出力回路によれば、制御レジスタの内容を
書きかえることによりデータ処理回路による演算処理の
内容を変えることが可能であり、入力時あるいは出力時
に入力データあるいは出力データの演算処理を行うこと
ができ、プロセッサ本体の処理量を減らすことができ
る。
書きかえることによりデータ処理回路による演算処理の
内容を変えることが可能であり、入力時あるいは出力時
に入力データあるいは出力データの演算処理を行うこと
ができ、プロセッサ本体の処理量を減らすことができ
る。
図面は本発明の入出力回路の実施例ブロックである。 １……内部データバス、２……制御信号線、３……デー
タ処理回路、４……制御レジスタ、５……制御回路、６
……入出力端子。
タ処理回路、４……制御レジスタ、５……制御回路、６
……入出力端子。
Claims (1)
- 【請求項１】内部データバスに接続された制御レジスタ
と、前記制御レジスタに接続され、且つ、前記制御レジ
スタの内容をデコードし制御信号を生成する制御回路
と、前記内部データバスおよび前記制御回路に接続さ
れ、且つ、演算機能を有するデータ処理回路と、前記デ
ータ処理回路に接続された入出力端子とを備え、前記制
御レジスタの内容を書きかえることにより前記データ処
理回路による演算処理の内容を書きかえることができ、
また、前記データ処理回路によって、前記入出力端子か
らデータ入力された時点で入力データの演算処理を行い
前記内部データバスにデータを出力するか、あるいは、
前記内部データバスからデータ出力された時点で出力デ
ータの演算処理を行い前記入出力端子にデータを出力す
ることを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187146A JP2558721B2 (ja) | 1987-07-27 | 1987-07-27 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187146A JP2558721B2 (ja) | 1987-07-27 | 1987-07-27 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431224A JPS6431224A (en) | 1989-02-01 |
| JP2558721B2 true JP2558721B2 (ja) | 1996-11-27 |
Family
ID=16200928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187146A Expired - Lifetime JP2558721B2 (ja) | 1987-07-27 | 1987-07-27 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558721B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844419Y2 (ja) * | 1982-01-04 | 1983-10-07 | 富士通株式会社 | デ−タチャネル装置 |
-
1987
- 1987-07-27 JP JP62187146A patent/JP2558721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431224A (en) | 1989-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |