JPH0369224A - Ｃｐｕ間のデータ通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は複数のＣＰＵ間におけるデータの通信方式に
関し、簡便なる方式でデータ通信量を増大せしめたもの
である。

［従来の技術］ 従来複数のＣＰＵ間でデータを交換しながら所定の処理
を行なわれている。そのための通信手段として種々の方
式が提案され、且つ採用されている。この様な従来の通
信方式は基本的にはクロックとデータの２本の通信ライ
ンを使用し、双方向にデータを通信を行う場合クロック
１個にデータ１個を対応させている。

［発明が解決しようとする問題点］ この為、多量のデータを扱う場合はデータラインを増設
するか、クロック周波数を昇げる必要がある。ところが
、データラインを増加するにはハード上の問題があり、
又クロック周波数を昇げるにはソフト処理上の問題が多
い。

［問題を解決するための手段１ この発明はクロックの立上りと立下りをそれぞれ利用し
、複数のＣＰＵ間にデータを通信する方式において、ク
ロックの立上りにより一方のＣＰＵを他方のＣＰＵから
のデータを取込可能状態にし、当該他方のＣＰＵからの
データを取り込んだ後、他方のＣＰＵに送信すべきデー
タをセットし、クロックの立下りにおいて他方のＣＰＵ
を一方のＣＰＵからのデータを取込可能状態にし、当該
−方のＣＰＵからのデータを取り込んだ後、一方のＣＰ
Ｕに送信すべきデータをセットし、これを次のクロック
の立上りに一方ＣＰＵに取り込むようにしたデータ通信
方式である。

［作用］ クロックの立上り及び立下り時にそれぞれデータをやり
取りすることにより１クロック期間における通信データ
量を倍加することができる。

［実施例］ 以下この発明を実施例について説明する。

図においてｌは一方のＣＰＵ、２は他方のＣＰＵであり
、当該ＣＰＵＩ及び２間でデータライン３を介してデー
タが通信される。又５はクロックラインである。

前記データライン３にはプルアップ抵抗４が接続されて
いるが、各ＣＰＵ内におけるデータラインにプルアップ
抵抗が具備されている場合は必要ではない。又各ＣＰＵ
Ｉ及び２内のデータライン１１．２１とアース間にはＦ
ＥＴ１２．２２が接続され、当該ＦＥＴのゲートに信号
が入力されるようにしてあり、当該ＦＥＴのオン・オフ
動作によりデータライン１１．２１がアースに対してク
ローズ・オープン動作を行う。前記データライン１１．
２１はそれぞれのＣＰＵ内の読込み用シフトレジスタ１
３．２３のデータ用端子に接続されている。

又クロックはＣＰＵＩにおいて立上り検出手段１４によ
りクロックの立上りが検出され、当該検出に対応してワ
ンショットパルスが出力される。

一方ＣＰＵ２においては立下り検出手段２４によりクロ
ックの立下りが検出され、当該検出に対応してワンショ
ットパルスが出力される。

前記立上り及び立下り検出によるワンショットパルスは
各ＣＰＵ内においてそれぞれＯＲ回路１５及び２５に入
力されると共に、それぞれウェイティング手段（５μ５
）１６及び２６を介して各読込み用シフトレジスタ１３
及び２３のクロック端子に接続される。当該ウェイティ
ング手段１６及び２６はデーターライン３の浮遊容量に
よる電圧安定時間を与える目的に使用される。更に前記
ワンショットパルスは読出し用シフトレジスタ１７及び
２７のクロック端子に接続される。当該読出し用シフト
レジスタ１７．２７の出力データは前記ＯＲ回路１５及
び２５に入力される。又、当該ＯＲ回路１５及び２５の
出力はＲＳフリップフロップ１８及び２８のＳ端子にそ
れぞれ接続され、前記読出し用シフトレジスタ１７及び
２７の出力はインバーター１９及び２９を介して前記Ｒ
Ｓフリップフロップ１８及び２８のＲ端子に接続される
。そして、ＲＳフリップフロップ１８及び２８のＱ出力
はインバーター１０及び２０を介して前記ＦＥＴ１２及
び２２のゲートに接続される。

ＣＰＵＩ及び２はクロックの立上り及び立下り応じ交互
に同様の動作をするのであるが、まずＣＰＵＩ側の動作
について説明すると、クロックの立上りにより発生する
ワンショットパルスはＯＲ回路１５を介してＲＳフリッ
プフロップ１８のＳ端子に入力される。ＲＳフリップフ
ロップ１８はこれに応答してＱ出力より”１”信号を出
力し、当該信号はインバーター１０を介することにより
”Ｏ”信号となりＦＥＴ１２をオフ状態にする。

一方、ウェイティング手段１６を介して読込み用シフト
レジスタ１３のクロック端子に入力されるワンショット
パルスに同期して、ＦＥＴ２２がオフ状態、すなわちＣ
ＰＵ２の読出し用シフトレジスタ２７の出力データが”
１″の場合、データライン３を介してデータライン“が
読込み用シフトレジスタ１３のデータ入力端子より読込
み用シフトレジスタ１３に取り込まれ、一方ＦＥＴ２２
がオン状態、すなわちＣＰＵ２の読出し用シフトレジス
タ２７の出力データがＯ”の場合、データライン３を介
してデータ″０”が読込み用シフトレジスタ１３のデー
タ入力端子より読込み用シフトレジスタ１３に読み込ま
れる。一方前記ワンショットパルスに同期して読出し用
シフトレジスタ１７から１データが出力され、当該デー
タが１１１Ｍの場合はＯＲ回路１５を介してＲＳフリッ
プフロツブ１５のＳ端子に入力され、Ｑ出力”１″がイ
ンバーターを介してＦＥＴ１２をオフ状態に保ち、当該
データが′″０″の場合はインバーター１９を介した”
　１”信号がフリップフロップのＲ端子に入力され、Ｑ
出力″０”はインバーター１０を介して”１″信号とし
てＦＥＴ１２をオン状態に保つ。すなわち、クロックの
立上りによりＣＰＵＩはＣＰＵ２にセットされていたデ
ータを読込み、ＣＰＵ２に送るべきデータを用意する。

次にクロックの立下りがＣＰＵ２の立下り検出手段２４
により検出されると、クロックの立下りにより発生する
ワンショットパルスはＯＲ回路２５を介してＲＳフリッ
プフロップ２８のＳ端子に入力される。ＲＳツブフロッ
プ２８はこれに応答してＱ出力より”１”信号を出力し
、当該信号はインバーター２０を介することにより０”
信号となりＦＥＴ２２をオフ状態にする。

すると、ウェイティング手段を介して読込み用シフトレ
ジスタ２３のクロック端子に入力されるワンショットパ
ルスに同期して、ＦＥＴ１２がオフ状態、すなわちＣＰ
Ｕ２の読出し用シフトレジスタ１７の出力データが”１
”の場合、データライン３を介してデータ”１”が読込
み用シフトレジスタ２３のデータ入力端子より読込み用
シフトレジスタ２３に取り込まれ、一方ＦＥＴ１２がオ
ン状態、すなわち読出し用シフトレジスタ１７の出力デ
ータが”Ｏ″の場合、データライン３を介してデータラ
インが読込み用シフトレジスタ２３のデータ入力端子よ
り読込み用シフトレジスタ２３に読み込まれる。一方前
記ワンショットパルスに同期して読出し用シフトレジス
タ２７から１データが出力され、当該データが１″の場
合はＯＲ回路２５を介してＲＳフリップフロップ２８の
Ｓ端子に入力され、Ｑ出力１１１１１がインバーターを
介してＦＥＴ２２をオフ状態に保ち、当該データが“０
“の場合はインバーター２９を介した”１“信号がＲＳ
フリップフロップ２８のＲ端子に入力され、Ｑ出力”Ｏ
”はインバーター２０を介して′″１”信号としてＦＥ
Ｔ２２をオン状態に保つ。すなわち、クロックの立上り
によりＣＰＵ２はＣＰＵＩにセットされていたデータを
読込み、ＣＰＵ１に送るべきデータを用意する。

このようにしてクロックの立上り時および立下り時にＣ
ＰＵＩ及び２間でそれぞれデータのやり取りがなされる
。

［発明の効果］ 以上に説明したこの発明によれば、クロックの立上り時
及び立下り時にそれぞれデータの通信がおこなわれるの
で、従来の１クロック−１デ一タ通信方式に対して２倍
の量のデータを通信することが可能となる。又、データ
ラインの追加もしくはクロック周波数を昇げる必要もな
い効果を有するものである。

【図面の簡単な説明】

第１図はこの発明のブロック図である。

Claims (1)

【特許請求の範囲】
1. 複数のＣＰＩ間にデータを通信する方式において、クロ
   ックの立上りにより一方のＣＰＵを他方のＣＰＵからの
   データを取込可能状態にし、当該他方のＣＰＵからのデ
   ータを取り込んだ後、他方のＣＰＵに送信すべきデータ
   をセットし、クロックの立下りにおいて他方のＣＰＵを
   一方のＣＰＵからのデータを取込可能状態にし、当該一
   方のＣＰＵからのデータを取り込んだ後、一方のＣＰＵ
   に送信すべきデータをセットし、これを次のクロックの
   立上りに一方ＣＰＵに取り込むようにしたことを特徴と
   するＣＰＵ間のデータ通信方式。