JPH03135209A - 演算処理装置 - Google Patents

演算処理装置

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Publication number
JPH03135209A
JPH03135209A JP1273324A JP27332489A JPH03135209A JP H03135209 A JPH03135209 A JP H03135209A JP 1273324 A JP1273324 A JP 1273324A JP 27332489 A JP27332489 A JP 27332489A JP H03135209 A JPH03135209 A JP H03135209A
Authority
JP
Japan
Prior art keywords
register
stored
arithmetic
arithmetic processing
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1273324A
Other languages
English (en)
Inventor
Chiori Tazaki
田崎 千織
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1273324A priority Critical patent/JPH03135209A/ja
Publication of JPH03135209A publication Critical patent/JPH03135209A/ja
Pending legal-status Critical Current

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  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ 本発明は2人力信号を演算処理し、その演算結果が所定
の範囲内であるならばその演算結果を出力し、所定の範
囲外であるならば固定定数を出力するリミッタ処理を行
うのに好適の演算処理装置に関する。
[従来の技術] 従来、この種の演算処理装置として第2図に示すような
装置が知られている。
第1の入力端子1及び第2の入力端子2から夫々入力さ
れる各入力信号は、算術論理演算ユニット3の2つの入
力端に入力され、演算処理される。
この算術論理演算ユニット3から出力される演算結果の
符号ピットは、第1のレジスタ4に格納される。また、
この演算結果は第2のレジスタ5に格納される。レジス
タ5の出力信号は内部データバス8に供給されると共に
、入力端子2に帰還される。また、第2のレジスタ5に
はデータバス6を介して供給される固定定数も格納され
るようになっている。
次に、このように構成された従来の演算処理装置を使用
して2人力信号をリミッタ処理する場合について説明す
る。
入力端子1及び入力端子2から2つの入力信号を入力す
ると、算術論理演算ユニット3は、これら入力信号を演
算処理し、その演算結果をX m l n乃至X II
IIIKの演算可能な数値の範囲と比較する。
演算結果がX m l n乃至X□8の範囲内であれば
、この演算結果はレジスタ5に格納される。一方、演算
結果がXl、、In乃至X□8の範囲外であれば、予め
設定された固定定数が図示しないレジスタから内部デー
タバス6を介してレジスタ5に格納される。
[発明が解決しようとする課題] しかしながら、上述した演算処理装置においては、2人
力信号を演算処理した後に、その演算結果と演算可能な
数値の範囲とを比較するステップと、演算結果がこの範
囲内であれば演算結果をレジスタ5に格納するステップ
と、演算結果がこの範囲外であれば固定定数を引出して
レジスタ5に格納するステップとを実行するため、一連
のリミッタ処理の演算ステップが長いという問題点があ
る。
本発明はかかる問題点に鑑みてなされたものであって、
リミッタ処理の演算ステップを短縮し、処理時間を短縮
することができる演算処理装置を提供することを目的と
する。
[課題を解決するための手段] 本発明に係る演算処理装置は、第1の入力信号と第2の
入力信号とを演算処理する算術論理演算ユニットと、こ
の算術論理演算ユニットから出力される演算結果の符号
ピットが格納される第1のレジスタと、この第1のレジ
スタに前記符号ピットが格納されると同時に前記符号ピ
ットの値に応じて前記演算結果又は予め設定された固定
定数が格納される第2のレジスタとををすることを特徴
とする。
〔作用コ 本発明においては、算術論理演算ユニットから出力され
る演算結果の符号ピットが第1のレジスタに格納される
と同時に、この符号ピットの値に応じて第2のレジスタ
に前記演算結果又は内部データバスを介して固定定数が
格納される。以下、この処理を実行させる命令を条件付
きMOVE命令と呼ぶ。
従って、本発明によれば、この条件付きMOVE命令を
実行することにより、演算結果のリミッタ処理を1つの
命令で実行することができるので、演算処理の処理時間
を短縮することができる。
[実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。
第1図は本発明の実施例に係る演算処理装置を示すブロ
ック図である。なお、第1図において第2図と同一物に
は同一符号を付してその部分の詳細な説明を省略する。
この実施例では、第2のレジスタ5が、条件付きMOV
E命令に従って、第1のレジスタ4に格納される符号ピ
ットの値に応じて、算術論理演算ユニット3の演算結果
又は内部データバス6から与えられる固定定数を格納す
るようになっている。
次に、この演算処理装置の動作について説明する。
先ず、演算可能な数値の範囲を0111乃至1000 
(+7乃至−8)とし、入力端子1,2から入力される
入力信号の数値をA、Bとして、A十Bという演算処理
を行う演算処理装置の動作について説明する。
この場合、A、Bが同符号であり、且つ共に正の数であ
るとすると、演算結果がオーバーフローするときには、
演算結果の符号ピットが1となってレジスタ4に格納さ
れる。例えば、A、Bを夫々0111.0010とする
と、A+Bの演算結果は1001となる。即ち、演算結
果の符号ピットはlである。
一方、A、Bが同符号であり、且つ共に正の数であると
すると、演算結果が前述の範囲内であるならば、演算結
果の符号ピットがOとなってレジスタ4に格納される。
従って、レジスタ4に格納される値が1ならばレジスタ
5に固定定数が格納され、レジスタ4に格納される値が
0ならばレジスタ5に算術論理演算ユニット3の演算結
果が格納されるようにする。そして、レジスタ5に格納
された値が演算結果として出力される。
次に、演算可能な数値の範囲を0111乃至1000と
し、入力端子1.2からされる入力−信号の数値をA、
Bとして、A−Bという演算処理を行う演算処理装置の
動作について説明する。
この場合、A、Bが異符号であり、且つAが負の数であ
るとすると、演算結果がオーバーフローするときには、
演算結果の符号ピットが0となってレジスタ4に格納さ
れる。例えば、A、Bを夫々1000.0001とする
と、A−Hの演算結果は0111となる。即ち、演算結
果の符号ピットは0である。
一方、AI Bが異符号であり、且つAが負の数である
とすると、演算結果が前述の範囲内であるならば、演算
結果の符号ピットが1となってレジスタ4に格納される
。従って、レジスタ4に格納される値が0ならばレジス
タ5に固定定数が格納され、レジスタ4に格納される値
が1ならばレジスタ5に算術論理演算ユニット3の演算
結果が格納されるようにする。そして、レジスタ5に格
納された値が演算結果として出力される。
従って、本実施例によれば、演算結果の符号ピットがレ
ジスタ4に格納されると同時に、この符号ピットの値に
応じてレジスタ5に演算結果又は固定定数が格納される
ので、演算結果のリミッタ処理を1つの命令で実行する
ことができる。
なお、前述した実施例は一例であり、本発明はこれに限
定されるものではない、例えば、キャリ又はボローによ
って生じる符号ピットを含む上位2ビツトのデータを参
照して第2のレジスタへ格納するデータを選択するよう
にしても良い。
[発明の効果コ 以上説明したように本発明によれば、算術論理演算ユニ
ットから出力される演算結果の符号ピットを第1のレジ
スタに格納すると同時に、この符号ピットの値に応じて
前記演算結果又は固定定数を第2のレジスタに格納する
ようにしているので、演算結果の’J ミッタ処理を1
つの命令で実行することができ、従来に比して演算処理
の処理時間を大幅に短縮することができる。
【図面の簡単な説明】
第1図は本発明の実施例に係る演算処理装置を示すブロ
ック図、第2図は従来の演算処理装置を示すブロック図
である。

Claims (1)

    【特許請求の範囲】
  1. (1)第1の入力信号と第2の入力信号とを演算処理す
    る算術論理演算ユニットと、この算術論理演算ユニット
    から出力される演算結果の符号ピットが格納される第1
    のレジスタと、この第1のレジスタに前記符号ピットが
    格納されると同時に前記符号ピットの値に応じて前記演
    算結果又は予め設定された固定定数が格納される第2の
    レジスタとを有することを特徴とする演算処理装置。
JP1273324A 1989-10-20 1989-10-20 演算処理装置 Pending JPH03135209A (ja)

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JP1273324A JPH03135209A (ja) 1989-10-20 1989-10-20 演算処理装置

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JP1273324A JPH03135209A (ja) 1989-10-20 1989-10-20 演算処理装置

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JPH03135209A true JPH03135209A (ja) 1991-06-10

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ID=17526295

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JP1273324A Pending JPH03135209A (ja) 1989-10-20 1989-10-20 演算処理装置

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